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Appunti di Elettronica Digitale

appunti presi a lezione dei prof Cardarilli e Bertazzoni e integrati con i libri, e esercizi e domande d'esame svolti. argomenti trattati:
moduli combinatori:
decoder
encoder (priorità)
multiplexer
demultiplexer
shifter (semplice, p, barrel)
sommatore (full adder, half adder, carry ripple, carry look-ahead)
funzione mod
interi con segno (modulo&segno,... Vedi di più

Esame di Elettronica digitale docente Prof. G. Cardarilli

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DESCRIZIONE APPUNTO

appunti presi a lezione dei prof Cardarilli e Bertazzoni e integrati con i libri, e esercizi e domande d'esame svolti. argomenti trattati:
moduli combinatori:
decoder
encoder (priorità)
multiplexer
demultiplexer
shifter (semplice, p, barrel)
sommatore (full adder, half adder, carry ripple, carry look-ahead)
funzione mod
interi con segno (modulo&segno, complemento a 2, complemento a 1)
addizione, cambio segno, sottrazione, overflow
unità aritmetica
alu
comparatore
moltiplicatore
moduli sequenziali:
registro
shift register (p-in/p-out, s-in/s-out, p-in/s-out, s-in/p-out)
contatore modulo p (anello, twisted-tail, ingressi paralleli)
moduli programmabili:
PSA
ROM
FPGA
sistemi RTL:
data subsystem
control subsystem
assegnamento degli stati
controllore microprogrammato (microistruzione)
conversione tra analogico e digitale:
elaborazione del segnale
track & hold
ADC (ideale, errore di conversione, errore di offset, errore di guadagno, errori di non linearità, flash, approssimazioni successive, doppia rampa)
DAC (resistori pesati, rete R-2R, complemento a 2)
memorie:
a stato solido
volatile
indirizzamento
RAM (SRAM, DRAM)
ROM (OTP)
flash
mos floating gate
Comunicazione parallela
Read enable e Write enable
Protocolli comunicazione parallela aperta/chiusa
Comunicazione parallela tra due punti
Paginazione e address extension
Comunicazione parallela sincrona
Macchina di Von Neumann
Struttura
Registri
Gestione dei segnali con buffer 3 state
Programma
Istruzione
Processamento istruzioni
Indirizzamenti
Chiamata a funzione/subroutine
Stack
Periferica
Interrupt
ST7
Open drain/push pull
DR, DDR, OR
Porte I/O
ADC
Timer
Generalità su assembly
Programmazione in assembly dell'ST7
PLL
Interconnessioni
Trasmissione del clock
Simulazione/emulazione
DMA


DETTAGLI
Corso di laurea: Corso di laurea in ingegneria elettronica
SSD:
A.A.: 2019-2020

I contenuti di questa pagina costituiscono rielaborazioni personali del Publisher casucci.emyl di informazioni apprese con la frequenza delle lezioni di Elettronica digitale e studio autonomo di eventuali libri di riferimento in preparazione dell'esame finale o della tesi. Non devono intendersi come materiale ufficiale dell'università Tor Vergata - Uniroma2 o del prof Cardarilli Giancarlo.

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