Lezioni, Elettronica Digitale

N F F

⇒ · · · ·

A = N W F = N W F

G N P

L'area di Gate totale sarà: 2

· · · · · · ·

A = N W F + 2, 5N W F = N W F (1 + 2, 5N )

G N N N

N OR 47

Caso b t = t

Poichè P LH P HL W W

P N

⇒ = 2, 5 ·

L N L

P N

Assumendo di progettare ad area minima:

W W

P N

= 2, 5 con F = L

P

·

F N F

W N W

N P

=

F 2, 5 F

2 N

N · · ·

· · W F = N W F (1 + )

A = N W F + P P

G P

N AN D 2, 5 2.5

Uguagliando i tempi di propagazione delle due porte:

t (N OR) = t (N AN D)

P P

W W

N P ⇒

= 2, 5 A = N W F (2, 5 + N )

G N

N AN D

F F

A (N AN D) A (N OR)

Confrontando con si può notare che all'aumentare del

G G

N

numero di ingressi le porte NOR occupano un'area maggiore delle porte

NAND. Si può concludere dicendo che, se le ipotesi poste sono vericate, in tec-

nologia C-MOS le porte NAND sono preferibili a quelle NOR. Abbiamo inoltre

visto che: C

T 2

P = V

D DD

0 T

d V

che mostra che la potenza dissipata è proporzionale a per cui per diminuire

DD

la dissipazione di energia occorre diminuire la tensione di alimentazione. Una

V

possibile soluzione è quella di diminuire la tensione di voglia in modo da

T

ridurre anche la dimensione degli elementi inseriti nei chip.

48

Capitolo 6

Circuiti combinatori

Si denisce circuito combinatorio un circuito logico la cui uscita è una com-

binazione degli ingressi applicati allo stesso istante e non dipende da ingressi

applicati in istanti precedenti. I circuiti combinatori svolgono funzioni di:

• Operazioni numeriche tra dati: addizionatori, sommatori, ...;

• Indirizzamento e selezione dei dati: multiplexer, decoder, ...;

• Realizzazione di funzioni logiche: PLA, ALU, PLD;

Per realizzare questi circuiti si richiede un elevato numero di porte logiche

elementari rispetto a quelle viste nora.

Figura 6.1: Somma e sottrazione di numeri binari

49

Figura 6.2: Schema logico e tabella di verità di un Half-Adder

Figura 6.3: Schema logico e tabella di verità di un addizionatore completo

6.1 L'addizionatore binario A B

Partiamo dalla tabella di verità dell'operazione di addizione tra due bit e ,

gura 6.1. Possiamo scrivere la funzione logica di somma come:

·

S = (A OR B) AN D (N OT (A AN D B)) = (A + B) (AB)

·

C = A B

⊕

(A B) A B

cioè la somma è alta se è vero , cioè una XOR, e non è vero che e

sono alti contemporaneamente. Il cicruito che realizza la somma senza tenere

Half Adder

conto del riporto dei dati precedenti è detto (gura 6.2).

6.2 Full Adder

Il full adder è il circuito combinatorio che addiziona due bit tenendo conto del

riporto generato dalla somma dei due bit precedenti. La sua realizzazione può

avvenire utilizzando due half adder (gura 6.3):

⊕ ⊕ · ⊕ ·

S = C A B C = A B + (A B ) C

i i−1 i i i i i i i i−1

50

Figura 6.4: Schema logico di a) un addizionatore e b) un sottrattore

Figura 6.5: Tabella della verità di un decodicato a 2 bit

6.3 Il sottrattore

La gura 6.4 b) mostra lo schema logico di un sottrattore. L'operazione di

sottrazione può essere ricondotta ad un operazione di somma dove si nega il

1 1

minuendo e si pone un carry iniziale ad .

6.4 Il decodicatore

Il decodicatore (o decoder) è un circuito combinatorio che seleziona una par-

ticolare uscita in funzione di una parola specica in ingresso secondo una data

legge di decodica. Il circuito avrà tanti ingressi quanti sono i bit della parola

da decodicare e tante uscite quanti sono i valori dierenti in base al codice.

abilitazione

N

Oltre agli ingressi, ne è previsto anche uno di detto tipicamente

EN EN 1 0

. L'ingresso abilita ( ) o disabilita ( ) il funzionamento del decoder.

La gura 6.5 mostra la tabella di verità di un decoder 2:4, cioè con 2 ingressi e

4 uscite. Le equazioni logiche per le uscite sono:

· · · ·

Y = Ā Ā ; Y = A Ā ; Y = Ā A ; Y = A A

0 0 1 1 0 1 2 0 1 3 0 1

1 I nomi tradizionali per i termini della sottrazione: : minuendo (c), sottraendo

−

c b = a

(b), dierenza (a). 51

Figura 6.6: Schema logico di un decoder 2:4

2:4

Figura 6.7: Le relazioni logiche di un decoder in forma di NOR

Supponendo di avere a disposizione gli ingressi sia con valore alto che basso,

lo schema logico del decoder 2:4 sarà quello in gura 6.6. Prima di mandare i

segnali in ingresso ad una porta essi devono attraversare degli stadi buer, che si

occupano della rigenerazione dei segnali. Non occorre dunque avere due segnali

A Ā Y

( e ) visto che si può ricavare l'uno a partire dall'altro. Se le uscite sono

i

inviate in ingresso ad altri stadi anche sulle uscite verranno applicati degli stadi

buer. La presenza di questi stadi buer permette di sviluppare il progetto

anche con bassi margini di rumore, ma badando all'area minima ed ai tempi

di propagazione, dato che il rumore viene poi ltrato dagli stadi buer. Nella

tecnolica C-MOS è più conveniente usare porte NAND. Nel caso di decoder si

l'uso di porte NOR in tecnologia N-MOS

preferisce, invece, , il che riduce l'area

occupata. Le relazioni logiche di un decoder 2:4 in forma di NOR sono mostrate

in gura 6.7. A titolo di esempio, la gura 6.8 mostra lo schema circuitale

di un decoder 3-8 con tecnologia NMOS e porte NOR. Il carico di ogni riga è

costituito da un NMOS a svuotamento. I MOS collegati ad ogni linea d'uscita

vengono pilotati dai singoli bit della parola d'indirizzo che pilotano gli ingressi

N

dei MOS. Le linee d'uscita connettono i Drain. Per un decoder a bit ci sono

N

·

N 2 transistor e il consumo di potenza è piuttosto elevato.

52 2:4

Figura 6.8: Schema logico di un decoder a) in forma NAND e b) in forma

di NOR

Figura 6.9: Schema circuitale di un decoder 3-8 con tecnologia NMOS e porte

NOR

6.5 Il codicatore N

Il codicatore è un circuito che associa una determinata parola di bit abi-

M

litando uno degli ingressi disponibili. Il codicatore può avere alto un solo

ingresso per volta. L'operazione di codica può essere vista come l'inverso di

53

Figura 6.10: Tabella di verità di un codicatore 8-3

quella di decodica. N

2

Un particolare codicatore è quello che associa ad uno dei ingressi la

N

codica binaria del numero ad bit in uscita. La gura 6.10 mostra un codi-

catore binario ad 8 bit in ingresso e 3 in uscita. Le espressioni logiche delle

uscite sono: Y = A + A + A + A

0 1 3 5 7

Y = A + A + A + A

1 2 3 6 7

Y = A + A + A + A

2 4 5 6 7

Le espressioni devono essere implementate usando porte OR. La versione NOR

è la seguente: A + A + A + A

Y = 0 2 4 6

0

Y = A + A + A + A

1 0 1 4 5

Y = A + A + A + A

2 0 1 2 3

MANCA LA MATRICE CIRCUITALE A

Per realizzare il codicatore si pongono, per ogni riga (ingresso ) i MOS

i

sulle colonne che prevedono uno zero logico in ingresso.

6.6 Demultiplexer N

2

I demultiplexer sono dei commutatori digitali che selezionano una delle linee

D

di uscita e lì inviano i dati forniti in maniera seriale dall'ingresso . Il core del

N

2

multiplexer è un circuito decodicatore che seleziona una delle linee di uscita

N

in base alla parola di bit in ingresso. La sequenza di bit trasmessa all'ingresso

D è replicata sulla linea di uscita selezionata. La realizzazione circuitale è la

stessa di un decodicatore, tranne che per un ulteriore ingresso alle porte NAND

D

che serve per l'ingresso , da inviare a tutte le porte.

54

Figura 6.11: Schema logico di un multiplexer a 4 ingressi

Figura 6.12: Schema a blocchi di un PLA

6.7 Multiplexer N

2

I multiplexer sono dei commutatori digitali che ricevono dati da linee d'in-

N

gresso e, in base ad una parola ad bit, selezionano quale ingresso mandare

sull'unica uscita. Il core di un multiplexer è un decodicatore che permette

di selezionare una delle d'ingresso in base all'indirizzo. La gura 6.11 mostra

N

2

lo schema logico di un multiplexer a 4 ingressi. È costituito da porte AND.

N

Ogni ingresso va ad una delle porte AND insieme agli bit della parola. Ogni

N + 1

porta AND ha, quindi, ingressi. Le uscite delle AND convergono tutte in

N

2

una sola porta OR a ingressi.

6.8 PLA

PLA è l'acronimo di Programmable Logic Array. Sono dei circuiti combinatori

programmabili, più semplici dei PLD. I PLA si basano su una struttura regolare

di celle AND connesse in una matrice le cui uscite sono connesse ad una seconda

matrice di porte OR. La gura 6.12 mostra lo schema a blocchi di un PLA. Le

SP

espressioni logiche devono essere necessariamente nella forma , somma di

prodotti. Il PLA viene programmato eliminando le connessioni non volute nella

matrice AND e in quella OR. Per questa operazione si utilizzano dei fusibili,

oppure inserendo delle connessioni elettriche mediante gli antifusibili. Il fusibile

è realizzato utilizzando opportuni metalli con una sezione ridotta per le linee

55

Figura 6.13: Schema logico di una PLA a 4 ingressi, 3 uscite e 6 termini di

prodotto

di interconnesione: applicando una corrente superiore a quella di esercizio il

collegamento si rompe. La gura 6.13 mostra lo schema logico di una PLA.

x

Le indicano le connessioni che possono essere conservate o eliminate. I PLA

sono dei componenti molto usati perchè sono general purpose, anche se usano

un numero di porte superiore a quello strettamente necessario. In tecnologia

N-MOS conviene addorrare porte elementari NOR.

56

Figura 7.1: a) Simbolo logico di una porta di trasmissione; b) Porta di

trasmissione ad N-MOS

Capitolo 7

Strutture C-MOS per circuiti

VLSI

Nei circuiti a larga scala di integrazione (VLSI) la tecnologia dominante è quella

C-MOS, per le sue caratteristiche di trascurabile dissipazione di potenza statica

e facile integrazione. È preferita alla N-MOS nonostante quest'ultima occupi

un'area minore, a costo di una maggiore potenza dissipata.

7.1 Logiche con porte di trasmissione

Prevedono la possibilità di connettere i terminali di Source e Drain in serie ai

terminali di I/O, piuttosto che tra l'uscita e la massa. Vengono controllati dal