Tutti gli esercizi su porte logiche e ritardi

Esercizio 3.

Considerare il seguente circuito.

Esattamente in questa forma con quanti transistor è possibile implementarlo?

2+2+10+6+8=3₄

Supponendo che ogni singola porta abbia un ritardo dato da numero di transistor moltiplicato 50ps, individuare il percorso critico e dire i tempi.

Esattamente in questa forma con quanti transistor è possibile implementare

EQUAZIONI DI DE MORGAN

Esercizio 4

Considerare il seguente circuito.

Convertirlo in un circuito composto esclusivamente di porte NAND e NOT (la solita trasformazione di DeMorgan).

In questa nuova forma con quanti transistor è possibile implementarlo?

And

• 00 - 0
• 01 - 0
• 10 - 0
• 11 - 1

Nnand

• 00 - 1
• 01 - 1
• 10 - 1
• 11 - 0

Esercizio 4

Considerare il seguente circuito.

Scelgo questo percorso perché mi produce tutte le variazione di Z

Variazione di Z

• A: 1
• B: 1
• C: 1 -> 0

Esercizio del tutor messo su Teams.

Considerare il circuito di figura. I flip-flop sono sensibili ai fronti positivi e hanno tempo di propagazione di 2ns, tempo di setup di 1ns e tempo di hold di 0.5ns. Le porte NAND hanno un ritardo 2.5ns. I segnali di input evolvono come descritto di seguito. Quanto valgono n.1 e out all'istante in cui viene eseguita $stop$?

Prima transizione

mS | 5 | 10 | 15 | 20 | 25 | 30 | 35 | 40 | 45 | 50 | 55 | 60 |

ck | | | | | | | | | | | | |

im.1 | -------------------------------------- |

im.2 | --------------------------------- |

n.1 | ------------ ------- |

out | ------------------------------------- |

• τ_propagazione = 2ns
• t_setup = 1ns (tempo stabile prima del fronte positivo)
• t_hold = 0.5ns (tempo stabile dopo il fronte positivo)

NAND con ritardo 2.5ns:

Non sto rispettando il tempo di setup → devo procedere al colpo di ck successivo.

Simulazione Primo Parziale

Consideriamo il seguente circuito

NAND

• 00 | 1
• 01 | 1
• 10 | 1
• 11 | 0

Questo circuito, in questa forma può essere realizzato con 36 transistor.

Le porte NOT hanno un ritardo pari a 100ps, le NAND a 2 ingressi 150ps, le NAND a 4 ingressi 200ps.

Il ritardo lungo il percorso critico è 450 ps.

Quali dei seguenti ingressi stimolano il percorso critico? Indicare tutte le risposte corrette (nessuna, una, due... tutte quante).

1. A=0, B cambia, C=1, D=0 ☑
2. A=1, B=0, C=0, D cambia ☑
3. A=0, B=0, C cambia, D=1 ❌
4. A cambia, B=1, C=1, D=1 ❌

Stimola la Z ma non si tratta del percorso critico.

Esame 27 Gennaio 2021

Completare la tabella di verità

• A B Z
• 0 0 0
• 0 1 1
• 1 0 1
• 1 1 0

Aperti R=∞ C=10pF

Chiusi R=200Ω

0.7 RC= 1.4 *10^-8 = 1.4 ns

0.7 (2)RC= 2.8 *10^-8 = 2.8 ns

4.4 +2.8 =7.2

Transizione più lenta 4200 ps

Transizione più veloce 2800 ps

Ogni casella ims, indicare in quale istante completa una transizione

NOT 50psAND 100psNAND 300psOR 200psNOR 125ps

propagazione 125pssetup 50pshold 25ps

Q1

Prima transizione

0ps

Seconda transizione

0ps

Q0

Prima transizione

1ms + 125 = 1125ps

Seconda transizione

4ms + 125 = 4125ps

Ragionamento:

Tempo di propagazione massimo della rete, significa che devo farlo in modo che la variazione (che io sto indicando con 1) sia la responsabile della variazione in uscita della porta logica.

Trattandosi di porte NOR significa che gli altri ingressi devono valere 0.

Il testo mi chiede il tempo di propagazione massimo, quindi devo fare in modo di usare la porta logica che impiega più tempo. Se non posso usare quella che impiega più tempo, passo alla successiva.

L'unica porta che riesca a farmi variare è:

Questo è per forza 0.

Invento!

NOT + 280 + 210 + 15

Se però non considero la NOT

No 2 NOT

A=0B=1

Tempo di propagazione massimo:

210 + 210 = 420 ps

È quella che mi causa la variazione.

Esercizi su reti sincrone

Esame del 17 luglio 2019. Esercizio 2.Considerare il seguente circuito tracciato su PSPICE

In questa forma quanti transistori occorrono per realizzare la parte combinatoria (quindi esclusi i flip flop) e quanti ne occorrerebbero se venissero utilizzate porte NAND al posto di AND e OR? (ovviamente senza cambiare la funzionalità del circuito)

Analizzando il circuito comprendere (con grande attenzione) la seguente tabella di verità e l'andamento nel tempo, il primo led rappresenta l'uscita 0, 1, linea vuota = indeterminato, le righe vuote nel grafico possono servire.

• Se l'esercizio non mi aveste dato gli 0 e gli 1 di D1 e D0 avrei dovuto capire dal circuito di porte logiche che lasciando costantemente A = 0, B = 1 ottengo in uscita sempre D1 = 0 e D0 = 0.

3 + 36 + 24 = 63

T_c + T_setup + 100ps + D1

PERCORSO CRITICO

75 + 275 + 275 = 625