Soluzioni compiti di Architettura Degli Elaboratori

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COMPITINO

ARCHITETTURA DEGLI ELABORATORI 1 - Prima prova intermedia - 17 maggio 2008

1. L’istruzione assembly del ^PD32, caricata all’indirizzo $1000 che, mediante un indirizzamento autorelativo, salta all’indirizzo $0FF0F se il dispositivo di indirizzo $10 ha l’uscita del registro FM pari a 1, è:

   JIM $10, $14(PC)

   L’offset dell’indirizzamento ha un valore X = IndirizzoCuiSaltare-IndirizzoIstruzione-4.

2. Un dispositivo di conversione analogico/digitale converte in dati da 10 bit (interi in complemento a 2) il valore di un segnale di ingresso compreso tra -20V e +20V. Se, nell’istante di campionamento, il segnale di ingresso vale 6 V, il dato prodotto D è, in esadecimale:

   D = $99 ($9A)

   Risulta: MaxPosNum = 2^NumBit-1-1 = 2^NumBit - 1 e MaxPosVal/MaxPosNum = Val/Num.

3. Se inizialmente $R0 = $11223344 e all’indirizzo $1010 sono caricate le due istruzioni: ADDB A, R0 A: JMP A Viene modificata solo la parte meno significativa del registro in base al size dell’operando e l’operando sorgente è rappresentato dalla parte meno significativa della parola operativa della seconda istruzione.

   R0 = $11223354

   C = 0

4. Con riferimento alle figg. 3.13, 3.14 e 3.17 alle pagg. 97-107 del testo, e trascurando la parte relativa al fetch della parola operativa, la seguente sequenza di segnali:

   Z=0, S_L=1, d₄=1, R₁=R₂=1, X₇=X₅=0, S=P=0, S₁=0, S₄=0, OP=A, X₅=1, W_SR=1, X_R=0, W=1 corrisponde all’esecuzione dell’istruzione assembly ^PD32: istruzione = XOR R1, R2 Il size è dato dal valore di Z, OP qualifica il tipo di operazione; l’ingresso I all’ALU qualifica l’operando sorgente.

5. Si faccia riferimento alla fig. 3.11 di pag. 93 del testo, supponendo di modificarla in modo che ciascun chip di memoria abbia una capacità pari a 64Kx4, ogni banco abbia 2 chip e vi siano 16 banchi. In un sistema ^PD32, dotato di quella memoria, l’operazione di lettura in memoria effettuata durante l’esecuzione dell’istruzione ADDB $10(R0), R1 comporta l’attivazione del segnale RASB e la selezione della riga di indirizzo 4 e della colonna di indirizzo 6. Ordine il contenuto di R0:

   R0 = $ 803f6

   L’indirizzo di accesso è nell’ordine la giustapposizione dei campi IndiceRAS | IndirizzoRiga | IndirizzoColonna ed è dati dalla somma dell’offset con il contenuto del registro indice (base).
6. La stringa ‘Alberto’ (con carattere terminale nullo) è caricata a partire dall’indirizzo $2000 nella memoria di un sistema con un processore in grado di gestire la somma di 2 operandi in memoria e che adotta l’organizzazione di memoria big endian. Se in quel sistema viene eseguita l’istruzione: ADDL S2000, S2002 ;L[2000] + L[2002] → L[2002] dopo la sua esecuzione il long word all’indirizzo S2002 contiene il valore (esadecimale):

   val = $a3d1d4d9

   Occorre considerare la somma dei due valori da 32 bit ottenuti giustapponendo 4 codici ascii successivi e ricordando che quello di indirizzo più basso in memoria rappresenta il MSBy del long word operando della somma.
7. Con riferimento alla realizzazione di una matrice M a 2 dimensioni con il supporto di un vettore ausiliario Xi di offset, si voglia predisporre una matrice di 35 elementi di tipo floating point in precisione semplice. Sapendo che il numero di righe previsto è 5, e descrivere le dimensione del contenitore e allocare lo spazio per la matrice e di allocare e inizializzare il vettore ausialirio.

   M: .DSLi 35

   X: .DCW 0, 7*4, 14*4, 21*4, 28*4

   Si veda pag. 162 del libro di testo.
8. Un ^PD32 funzionante con un clock a 50 MHz esegue il ciclo costituito dalle seguenti due istruzioni della durata rispettiva di 10 e 6 cicli di clock:

   AAM; NOP; VAR; VARA; JMP AAA

   Se si calcola il numero medio di accessi ad un unico banco di memoria dinamica e mediamente ogni 50 accessi in memoria da parte del processore si registrano rispettivamente un refresh della memoria inserendo 2 cicli di clock aggiuntivi nel caso staz, stati, attende il completamento dell’esecuzione 100.000 volte del ciclo suddetto è pari a Tt:

   Tt = 32,56 ms

   Il numero di numAcc2 rimasti in attesa di accessi in memoria della prima e della seconda istruzione, fetch e sum degli altri accessi più bassi in memoria rappresenta il MSBy del long word operando della somma.

35 elementi

Precisione semplice = 4 byte

5 righe

M: DSL _{n elementi * 3 Longword}

M: DSL 35 / 1

X: DCW _{contatore n elementi precisione}

X: DCW 0, 7 * 4, 14 * 4, 21 * 4, 28 * 4

1 / Freq (volte complessive) (ciclo di clock totali)

1 / 50 MHz (100·000) (10 + 6) = 0,032 = 32 ms

Quindi:

[ 1 / Freq (volte complessive) _{2 / 50} n accessi ]

[ 1 / 50 MHz (100·000) _{2 / 50} 7 ] = 0,56 ms

Conclusione

32 ms + 0,56 ms = 32,56 ms

2) Una rete logica di controllo con 80 variabili d'ingresso e 30 variabili d'uscita deve essere implementata mediante un PLA (Programmable Logic Array). Sapendo che nell'espressione algebrica che descrive la rete ciascuna variabile d'ingresso compare in almeno 5 prodotti è sufficiente che il PLA abbia p porte AND.

Poiché più di una delle variabili d'uscita è attiva in ciascun istante, è tecnicamente accettabile collegare le uscite del PLA a un decodificatore di taglia opportuna.

È dunque possibile utilizzare un PLA con un numero di uscite inferiore a 30. Per realizzare la rete è allora sufficiente un PLA avente dimensione d (numero totale di componenti elementari) d. Si indichi valore d di d.

Siccome ho 80 variabili d'ingresso (quindi i = 80) e queste compaiono in almeno 5 prodotti significa che devono almeno esserci

• p = 80 · 5 = 400 porte AND

Se di più una delle M variabili d'uscita {1, u₁, u₂, ..., u_m} del sistema da realizzare è attiva in ogni istante, allora essi può essere selezionato da un decodificatore con [log₂ m] ingressi collegando a questi ingressi le Θ variabili d'uscita del PLA.

È quindi sufficiente che il PLA abbia Θ = [log₂ m] variabili d'uscita {y₁, ..., y_g}

La dimensione del PLA è dunque d = i · p + ρ · Θ

8)

All'indirizzo $4000 della memoria di un sistema PD32 è caricata la stringa:

• Giustamente. Si inizialmente R0 = $4003. Si indichi in esadecimale, il contenuto dei 2 long word siti agli indirizzi $4000 e $4004 dopo l'esecuzione delle istruzioni
• MOVB (R0)+, R4
• MOVW R4, (R0)

9)

In un sistema PD32 inizialmente si R0 = $42223344, R4 = $AABBCCDD

Si indichi in esadecimale il contenuto del registro R4 quando il processore esegue l'istruzione NOP dopo aver completato il seguente ciclo:

• RIPA: ASLB 2, R0
• RCRW 1, R4
• JN RIPA
• NOP

Eseguo due volte RCRW 1, R4

• - Word meno significativo di R4
• $CCDD
• 1100110011011101
• - Dopo due ROTATE risulto 0110011001101101
• 7 3 3 7
• Che con il word più significativo
• $AAB87337

Compitino del 17 Aprile 2010

1. Nel rappresentare in notazione Floating Point in singola precisione (standard IEEE 754) il numero decimale 0,7 commette un errore di discretizzazione. Sia A=M=2^-1 numero rappresentabile senza errore, che approssima per difetto il numero dato. Si forniscono:
   • M in base decimale è la prima cifra decimale dopo il punto è indice rappresentato primo (4 bit utili, parte frazionaria)
   • -E in binario secondo la codifica IEEE (eccesso 127)

0,7₁₀

PARTE INTERA

0₁₀=0₂

PARTE FRAZIONARIA

• 0,7 x 2 = 1,4 → 1
• 0,4 x 2 = 0,8 → 0
• 0,8 x 2 = 1,6 → 1
• 0,6 x 2 = 1,2 → 1
• 0,2 x 2 = 0,4 → 0
• 0,4 x 2 = 0,8 → 0

PERIODICA

Quindi:

0,7₁₀ = 0,1 0110₂

Devo normalizzare la MANTISSA (parte intera = 1):

0,7₁₀=1,0110₂× 2^-1

Quindi:

• S=0 → perché numero positivo
• E=-1 quindi e=E+127=-1+127=126₁₀=01111110₂
• M=1,0110₂

limitata a 23 bit → 1, 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 1 0 1 1 0 1

Quindi:

M= $1,666666