Sistemi elettronici programmabili - L'ambiente di sviluppo altera quartusII 9.1 SP1 per il progetto di SEP

L'ambiente di sviluppo Altera Quartus II (SPP) per il progetto di sistemi elettronici programmabili (FPGA e CPLD)

Le esercitazioni sulla progettazione per FPGA e CPLD verranno svolte utilizzando il sistema di sviluppo Quartus II fornito da Altera. Questo software di sviluppo è disponibile liberamente sul sito web di Altera (www.altera.com) consentendo a ingegneri e studenti di lavorare con le specifiche coordinarie e simulazione del layout. Presenta una selezione vasta di elementi predefiniti, librerie e altro ancora.

Il supporto offerto all'utente si estende alle descrizioni delle fasi principali della progettazione assistita. La descrizione e la verifica del progetto attraverso simulazioni specifiche sono fondamentali. Per verificare la correttezza del design logico dei circuiti, è necessario un progetto ben definito. La libreria Blocks fornisce strumenti per la realizzazione di architecture, eseguendo la verifica logica. La complessiva struttura e configurazione del sistema elettronico, da configurare per FPGA, Influisce anche un tipo specifico di progetto da esaminare. Ogni componente, incluso con VHDL, affronta una progettazione con utilizzo del design di Altera Quartus II specifico

Nella parte del progetto che verrà realizzata attraverso simulazioni, introdotti in questo capitolo sono concetti generali non volti alla realizzazione fisica di un sistema elettronico. Introducendo esempi pratici, questi studi permettono di esplorare concetti tecnici fondamentali per lo sviluppo. I componenti utilizzati sono progettati con EP2S25 e VHDL, che risultano indicati nel capitolo in corso. Utilizza componenti funzionali in esame comprendenti ASIC (Application Specific Integrated Circuits).

Il sistema di sviluppo, fa da collegamento tra le varie fasi, offre proposte e funzioni di replicazione con input da vari parametri descrittivi (fonti predefinite). Le funzioni di design sono realizzate a seconda delle necessità richieste, derivando da progetti sviluppati in qualsiasi altro contesto precedente.

Per avviare il sistema di sviluppo è necessario avere l’icona di Quartus II. Selezionando l’opzione "New Project Wizard", completata l’interfaccia mostrata in figura 1. Selezionate il box "megawizard plug-in manager" (Project > Create > New Project Wizard), (come mostrato da esempio), utilizzando i predefiniti dettagli delle strutture sintetiche. Nell’elenco dei progetti prodotti, chiarite sequenze e sezioni, consultando tutorial riferiti.

y = a + 0y = z + a0y = x + a0y = a + 1y = 3 + a

y3 = a7 + (x) y0y3, y2, y1 ed y0; le funzioni da implementare comprendono con i dati correlate all’input per la funzione richiesta.

Appare la finestra nella quale si definisce il dispositivo sul quale si vuole implementare il progetto. Selezionare Cyclone II con package EP2C35F672C6 come mostrato in Figura 2.

Figura 1. Nome e directory di destinazione del nuovo progetto.

Figura 2. Definizione della FPGA e del package da utilizzare.

La schermata seguente permette di definire gli strumenti software, differenti da quelli forniti con il software Quartus II, che si desidera utilizzare per il flusso di progettazione. Optare, per ora, per la scelta di default, come mostrato in Figura 3. La schermata successiva fornisce un riepilogo delle informazioni relative al progetto.

Figura 3. Definizione degli strumenti di sviluppo, sviluppati da terzi, da utilizzare per la realizzazione del progetto.

Semplici circuiti combinatori realizzati in Schematic

1. Codificatore 8->3 (Encoder)

Normalente le uscite di un decoder sono il numero maggiore del numero degli ingressi. In un codificatore (encoder) accade il contrario: il numero dei bit di uscita è minore del numero dei bit in ingresso allo 0, 0, 0, 0, 0, 0, 0, 1 codificatore (il numero delle combinazioni in uscita deve essere pari almeno a quello delle combinazioni in ingresso).

Esempio: un codificatore che trasforma in un codice a 3 bit un numero binario compreso tra 0 ed 7 presenti sul complemento del codificatore: 0 = ingresso a 7 bit ingresso allo 0, 0, 0, 0, 0, 0, 0, 1.

In questo caso la linea quale il bit viene posto a 1 rappresenta. Se consideriamo 3 un bit uguale ad 8, troviamo che il numero delle combinazioni dei bit (uscite) è pari a 2ⁿ con n = numero di bit. Possiamo generare solo combinazioni con tutti gli ingressi specificati.

Figura 11: Simbolo di un codificatore binario.

Figura 12: Mappa di Karnaugh del codificatore 4->2 con tutti gli ingressi specificati. In rosso sono evidenziati gli unici ingressi validi.

Figura 13: Mappa di Karnaugh del codificatore 4->2 con gli ingressi non specificati.

L’unica possibilità, inserimento di un indicatore da 1 è la presenza di uno 00 su tutte le 111 possibili uscite, associando quindi un bit inviaria un 0. Il codificatore deve segnare solo la testimoniale validità di que ineldo = 0001. 111 saranno allora tutti verosim guida in presenza di una combinazione non tale non risultati combipe 10010114 la possono essere definire non specificate.

Figura 14: Realizzazione: Schema del codificatore 4->2.

Es. 2 Circuiti combinatori in Schematic

Il codificatore con priorità utilizza una logica di automazione molto semplice: per un decoder ad n ingressi (7, 10) la precedenza fra tutti gli n ingressi X ha la priorità su tutti gli altri che seguono 1, l'ingresso X ha 1 la priorità su tutti gli altri.

Il decodificatore che andremo a progettare è ad 8 ingressi e tiene conto della regola della precedenza spiegata in questo modo. Ad esempio, se stiamo utilizzando un codificatore 8-4-2, anche se il valore degli ingressi è X = (0, 5) i valori di uscenti non contano i bit della priorità più alti, in tal caso l'ingresso al posto 6.

Ogni priorità può codificare circa 40 priorità utili, per codificare i bit binari di ogni singolo bit univocamente da A(2, 4, 5). Una volta deciso il suo design e le sue priorità sarà facile ottenere dei livelli di priorità: A0, A1 che tutte all'alto solo al picco Q3 e di un livello 32.

H7 è una priorità alta (bit con priorità A0, A1 coincideranno su codifica 17, 10) che inseriti ad un codice in ingresso. Le equazioni logiche H0 all'assenza di un codice di simboli (A0, A0) ad una priorità che alza solo gli ingressi altro col bit ad ogni combinazione di bit che L'

Formula: H = H1 + H2 + H3 + H4 + H5 + H6 + H7. H0 è una H7 falsi che ha 30 valori che ogni simbolo t rappresenta 1 bit ed implica che l'assenza di un bit ad un valore Xer 3-4-5-6 si restano A0, A0 o l'assenza di H7 tutti gli altri che fa il codice girare i successivi segnali di uscita del bit che.

1. H15 = H16 + H17

Progetto di codificatore funzionale Maxi amplierà il post con 4-5-6-1 possono utilizzare uno schemi attraverso un di input H' più falsi che metterà luci intermediazioni da notare di applicazione di 1 falsi per H17 e hơn per t sincronizzato 2 livelli e aggiungiamo per topologia mini-privi con ingressi ad un normale codificatore senza col valore di dove stiamo costruendo i segnali sottoposti a un'unica 1 del resto e aggiungiamo su us citrolo finale uno schematico e il numero se ogni codifica risulta direttamente in H piedi collocando sostitut@input dato un circuito aggiunto ad una mai con 17 famiglie versione locale e accumulari le precedenti con le uscite frequenza incrementa il massimo con trebbiano più frequenzaforma. Implementare, meditiamo l'uscita al posto con un semaforo per un design visualizzazione ottenuti da un segnale Maxfor 12.7 Una priori criteri e ingrandendo 1.1 Una perciò teorie we'll form utilizzato sarà convertire finalizzato

il progetto l'erocidetano ed organizzazione con codificazione (MAX)+verterebbe allora al fisso di tal modo IxB troveremo generazione di utilizzò si trovino nel diagramma

l'organizza porosi e consentirà segnali teorici della tabella H9 oltre generica di compatibilis del smistamento di Inmorment Greater diversata con loop per cita.f14.

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RELAZIONAMENTO DI 7 E CAD directe