Sistemi Elettronici Programmabili - Parte 1

Temporizzazione nei circuiti sequenziali

Il tempo di propagazione è relativo alle frequenze di clock → ne vediamo le relazioni. I circuiti digitali si dividono in sincroni ed asincroni. Un circuito sincrono è caratterizzato da un segnale periodico, il clock la cui frequenza definisce la velocità del circuito. Se il clock non c'è il circuito si dice asincrono, invece di avere una temporizzazione per segnale, ogni singola componente avrà una serie di segnali per la comunicazione ("sei pronto? posso inviare?") → la comunicazione è seriale lungo il circuito. Un Flip-Flop senza clock è un latch → la sincronizzazione avviene tramite scambio di messaggi.

Vantaggi e svantaggi dei circuiti sincroni

V → L'analisi di un circuito sincrono è molto semplice → è un sistema a tempo discreto, facile da realizzare. → È molto affidabile poiché è semplice da collaudare e da progettare e da testare (poiché è un circuito sequenziale). ▢ Circuito che sia facile da collaudare e da testare: con i VLSI è utile perché si può coprire se non funziona.

Temporizzazione nei circuiti sequenziali

Il tempo di propagazione è relativo alle frequenze di clock -> ne vediamo le relazioni. I circuiti digitali si dividono in sincroni ed asincroni. Un circuito sincrono è caratterizzato da un segnale periodico, il clock la cui frequenza definisce le velocità del circuito. Se il clock non c’è il circuito si dice asincrono, invece di avere una temporizzazione per segnali, ogni singolo componente attiva una serie di segnali per le comunicazioni ("sei pronto? posso inviare?") -> la comunicazione è orale lungo il circuito. Un Flip-Flop senza clock è un latch -> la sincronizzazione avviene tramite scambio di messaggi.

Vantaggi e svantaggi dei circuiti sincroni

• L'analisi di un circuito sincrono è molto semplice -> è un sistema a tempo discreto, facile da realizzare.
• È molto affidabile, poiché è semplice da eseguire e da progettare e da testare (poiché è un circuito sequenziale).
• Il fatto che sia facile da eseguire e da testare con i VLSI è utile poiché si può capire se non funziona.

Poiché il clock non verifica la fine della trasmissione, deve essere sovradimensionato per coprire eventuali ritardi: se un blocco è lento, il clock deve essere dimensionato su quello. Questo segnale ideale ha un grosso carico capacitivo e ha ritardi strani, per cui nella realtà è difficile replicare quest’ideale.

Circuiti asincroni

Teoricamente tutti i circuiti possono andare alla massima velocità possibile — imbottiamo il circuito senza avere dati in impresso. Non deve realineare il clock. Essendo dipendente dai ritardi di gomma è difficile da progettare e impossibile da gestire nella pratica. L'affidabilità non è garantita. Il massimo delle velocità non è garantito. Dopo i sviluppi si preferisce la temporizzazione sincrona. Il 99% di quello che si progetta in elettronica digitale è sincrono — purtroppo a volte c'è bisogno di sincrona ed esempio soltarsi semi che lavorano a frequenze diverse o asincrone per le elide — si cerca di risolvere velocemente il problema garantendo la maggiore affidabilità possibile.

Progettare il clock è complicato, ma in FPGA e CPLD è più easy e lo supponiamo ideale. Dobbiamo preoccuparci della due frequenze e della modalità di distribuzione da scegliere. L'elemento che utilizza il clock è il Flip-Flop: sul fronte del clock, quello che in ingresso arriva in uscita. Questo è un comportamento ideale, poiché ci sono dei tempi di ritardo, tempo per settare la capacità interne e parametri di temporizzazione impostati.

Se il segnale varia sul fronte di clock, non so cosa succede, per cui devo prevedere una finestra prima e dopo il fronte di clock.

• TS: Tempo di Setup - intervallo prima del fronte di clock nel quale il segnale d'impress deve essere stabile per ottenere uno stato coerente.
• TH: Tempo di Hold - intervallo dopo il fronte di clock nel quale il segnale in ingresso deve essere stabile, e se l'ingresso si sta stabilizzando e il Flip-Flop cambia stato mentre l'uscita no, non so cosa succede.
• TQ: Clock-to-Q Delay - ci dice dopo quanto varia Q in uscita al fronte di clock, ritardo verso l'uscita del Flip-Flop.

Se abbiamo una situazione del genere non so come vale l'uscita ovvero l'uscita sarà indeterminata. Vediamo a partire da questi parametri come risolviamo il clock. Consideriamo una macchina di stati, formata da una parte combinatoria e un registro che memorizza lo stato. Tutti Flip-Flop in parallelo. Consideriamo i Flip-Flop come triggerati sul fronte di discesa, con periodo T e disegniamo il diagramma di temporizzazione del circuito.

x vera dopo e_Q