Sistemi Elettronici Programmabili - Parte 2

FPGA ACTEL ProAsic

Basata su una tecnologia FLASH-SWITCH per la programmazione (non volatile e programmabile) è un FPGA a grana molto fine, molto vicina ad un masked programmable gate array (MPGA), con una struttura di interconnessione molto efficiente.

FLASH-SWITCH

• Un transistor memorizza la configurazione del secondo MOS collegando/separando le linee di interconnessione o configurare le celle logiche.
• C'è un elemento di memoria per cui non serve una PROM o una fase di boot.
• La programmazione può avvenire in-system (ISP).

LOGIC TILE

• 3 ingressi a uscita bufferizzata
• Può realizzare tutte le funzioni a 3 input, esclusa la XOR.
• Può configurarsi come LATCH - FLIP-FLOP D resettabile.

RISORSE DI ROUTING

• Un tile può essere collegato tramite connessioni locali alle 8 celle adiacenti nell'array.
• Ci sono long-lines di lunghezza variabile di 1, 2, 4 tiles e very long lines lungo tutto il chip.

DISTRIBUZIONE DEL CLOCK

➔ ci sono 4 alberi di clock a basso skew e accessibili da 4 pad globali oppure dai Logic Tile ➔ le reti de clock e power and delay friendly ➔ gli alberi possono essere utilizzati in modo efficiente ➔ i rami inutilizzati sono disconnessi dalle rete per risparmiare potenza

MEMORIA EMBEDDED

➔ l'area della memoria e piú piccola rispetto alla SRAM, con il vantaggio di essere persistente ➔ é organizzata in blocchi da 256x9 bit e il numero di blocchi varía da 6 a 28 ➔ la memoria sono dual-port, sincrone e possono essere configurate come FIFO

SECURITY

➔ la lettura delle SRAM e protetta (opzionalmente) con una security key ➔ inoltre le celle SRAM sono sotto 4 strati di metallo, difficilmente rimovibili

PROASIC PLUS

La versione PLUS ha migliore capacità logica, più memoria e le particolaritá di questa FPGA è che utilizzato PLL (PHASE LOCKED LOOP) che permette un controllo più accurato del timing del clock ➔ può essere diviso per fattori da 1 a 64 attraverso 4 divisori di frequenza programmabili ➔ molta piú energia è spemole più ad 8ms, con paso di 0.25ms

PROASIC 3

La terza generazione di FPGA hanno una capacità fino a 1 milione di Gate ➔ fino a 300 pin di I/O, 144 Kbit di SRAM, 1Kbit di FlashROM con possibilità di codifica AES ➔ alimentazione di 1.5 V in low power, circuiti di conductivamene del clock e PLL, inoltre supportano ARTV7 Core

Nel DAISY-CHAIN il clock è generato dal leading FPGA ed inviato agli altri. Il DATA-OUT di ogni FPGA è collegato il DATA-IN di quello seguente.

Ci sono diversi segnali di controllo: PROGRAM (cancella la memoria di configurazione), DONE (segnala il termine della configurazione ed è quindi bidirezionale); INIT (può essere usato come ingresso per mettere il dispositivo in uno stato di WAIT prima della programmazione; come uscita segnala eventuali overvoltage o errori), LDC (LOW DURING CONFIGURATION segnala basso durante la configurazione).

LA FAMIGLIA VIRTEX

Offre capacità logiche elevate (fino a circa 10 milioni di gates), una tensione di alimentazione 2,5V/1,8V/1,5V, con da 5/6 livelli di metallo e una gestione del clock complessa (DLL- DELAY -LOCKED LOOP).

La SERIE VIRTEX ha un'architettura SRAM-BASED ed è basata su LUT, che possono essere utilizzate come memoria (64 bit per CLB).

Il singolo CLB dell'array è un VersaBlock che lo connette alla rete di routing globale.

L'architettura VIRTEX, inoltre, comprende:

• una rete di routing per i perimetrali di I/O chiamata VERSARING
• blocchi di RAM embedded organizzati in moduli da 4K (oltre 4 CLB e organizza...
• DLL per la sincronizzazione del clock

Ogni CLB, inoltre, è connesso ad una matrice di routing globale che comprende un insieme di interruttori (switches) di routing sulle intersezioni dei canali verticali e orizzontali (VERSABLOCK).

FAMIGLIA SPARTAN-II → è basata sulla VIRTEX e rappresenta una soluzione low-cost (meno RAM, meno DLL, package economico, velocità inferiore). La versione SPARTAN-IIe ha V_Op=1.8V, maggiore capacità (fino a 300 KGATE) e supporto per standard di I/O differenziali.

SERIE VIRTEX II

Ha una capacità di 8 MGATE al massimo con una Ram embedded di fino a 3 Mbit. Come peculiarità ha dei moltiplicatori embedded per DSP (18x18bit), ha una logica per Lookahead carry, supporta una gestione accurata del clock con possibilità di suddividere la frequenza e permette il supportare multipli standard di I/O → digitally-controlled impedance che incorpora terminazioni nel FPGA.

ARCHITETTURA VIRTEX

Nota: Sappiamo che oltre a CLB e blocchi di IO (IOB), ci sono:

• Moltiplicatori dedicati 18 bit x 18 bit
• Block RAM 18K bit per blocco di RAM dual-port

→ DCM (Digital Clock Manager) → che si occupa della distribuzione del clock → ce ne sono fino a 12 on-chip → rispetto ai blocchi DLL VIRTEX hanno le seguenti caratteristiche aggiuntive:

• Sincresi di frequenza → può generare segnali con frequenza F = F_in / D con M e D valori programmabili.
• Phase Shifting → con un controllo di fase fine per ±50ps oppure 1/256 del periodo del clock in ingresso.

Ogni MEGALAB è costituito da 16 array di blocchi logici (LOGIC BLOCK ARRAY) un EMBEDDED SYSTEM BLOCK ed un sistema d'interconnessioni locali.

• Ogni LOGIC BLOCK è basato sulle LUT (come nell'architettura Flex).
• Ogni ESB può essere configurato come blocco di memoria o come blocco logico per realizzare funzioni tipo somma di prodotti.
• Gli ESB possono essere configurati come memoria (capacità 2K) o in modalità logica come un PLD da 16 macrocelle -> in modalità logica la struttura è simile a quella MAX -> con PARALLEL EXPANDERS (fornenti da altre macrocelle).

• FAMIGLIA APEX II -> architettura evoluta, ora con blocchi di: Memoria e logica (hk) con più standard di I/O e 4 PLL per 4 clock.
• FAMIGLIA STRATIX -> Ha blocchi con capacità DSP -> il circuito offre una varietà di moltiplicatori con diverse dimensioni degli input (9x3, 18x18, 36x36) e modalità creative (moltiplicazione normale, compressa, con accumulatore additivo di moltiplicazioni) -> il blocco DSP ha un enorme Throughput (3.6 GMACS).
• SISTEMA EXCALIBUR -> per lo sviluppo di SOC (System On Chip), Altere supporta:
  • un processore SOFT (NIOS) configurabile e 32 o 16 bit, ottimizzato per APEX
  • un sistema ARM-BASED che integra un ARM922T (ed altre periferiche) ottimizzato per APEX
  Processore, periferiche e memorie dedicate sono organizzate in una "fuscia" di elaborazione embedded.
• SISTEMA TRISEND -> Sviluppo delle Pipe di Sysfam on Programmable Chip (SoPC). La Famiglia E5 (basata su micocontroller 8054) e la Famiglia E7 (basata ARM7-TDMI). Architettura molto complessa su processore, periferiche, bus e energia programmabile.

Il circuito opera vista funzione e permette di calcolare la <omissis>

mese è un po' lento. Un'altra implementazione e caratteristica della

sfruttare la reazione positiva che sposta le soglie logiche del

buffer per velocemente.

Vediamone il funzionamento.

In conduzione stazionaria funzioni da inverter:

→ se IN=0→1 OUT=1→0. Tutti mos sono invertito

M₁, M₂, M₆ se in=0; → M₃, M₅ se in=1.

→ M₅ se in=0 è un nmos che funzioni da

pull-up e funzione male, poiché e portato

→ M₆ se in=1 porta al modo y a |V_DD|, poiché*

deve funzioni da pull-down e funzione male.

In condizione dinamica dobbiamo continuare

i due casi;

→ TRANSIZIONE L→H

1. V_in supera V_th e M₂ si attiva e la sua corrente si forma solo
2. da M₅, poiché M₂ è indotto.
3. la tensione di modo X comincia ad abbassarsi;
4. l'uscita commuta quando si attiva anche il mos M₂.

→ TRANSIZIONE H→L

→ MOS M₆ va fine allo stesso modo di M₅ per le sue attività di

pull-up (nmos).

La reazione positiva velocità le transizione dell’uscita, con

componente variazione veloce del valore di soglie logiche. Consideriamo

una transizione L→H → quando V_in=V_th, M₂ conduce abbondante corrente

la V_OUT (che reduce la conduzione di M₅ e la tensione di modo X si abbassa

ebbe to area di ostivia e , finito, di processo di accessione

può risulta di sollevadi nuovi valore logiche →isperott

bazze de numbere