Sistemi Elettronici Programmabili - Parte 2

FPGA ACTEL ProAsic

Basato su una tecnologia FLASH-SWITCH per la programmazione (non volatile e programmabile) è un FPGA e prome molto fine, molto vicino ad una Masked programmable gate array (MPGA), con una struttura di interconnessione molto efficace.

FLASH-SWITCH

• Un Transistor memorizza la configurazione e, secondo MOS collega/separa le linee di interconnessione o configura le celle logiche.
• C'è un elemento di memoria per cui non serve una PROM o una fase di boot.
• La programmazione può avvenire in system (ISP).

LOGIC TILE

• 3 ingressi, 1 uscita bufferizzata.
• Può realizzare tutte le funzioni a 3 input, esclusa la XOR.
• Può configurarsi come LATCH o FLIP-FLOP resettable.

RISORSE DI ROUTING

• Un Tile può essere collegato tramite connessioni "local" alle 8 celle adiacenti nell'array.
• Ci sono long-lines di lunghezza variabile di 1, 2, 4 Tiles e very long lines lungo tutto il chip.

FPGA ACTEL ProAsic

Basato su una tecnologia FLASH-SWITCH per la programmazione (non volatile e programmabile) è un FPGA a grana molto fine, molto vicina ad una Masked programmable per array (MPGA), con una struttura di interconnessione molto efficace.

FLASH-SWITCH

• Un transistor memorizza la configurazione ed esegue MOS colleg/segue le linee di interconnessione o configura le celle logiche
• C'è un elemento di memoria per cui non serve una PROM o una fase di boot
• La programmazione può avvenire in-system (ISP)

LOGIC TILE

• 3 ingressi, 1 uscita bufferizzata
• Può realizzare tutte le funzioni a 3 input eccetto la XOR
• Può configurarsi come LATCH o FLIP-FLOP resetabile

RISORSE DI ROUTING

- Un tile può essere collegato tramite connessioni locali di 4 celle adiacenti nell'array

- Ci sono long-lines di lunghezza variabile di 1, 2, 4 tiles e very long lines lungo tutto il chip

DISTRIBUZIONE DEL CLOCK

– Ci sono 4 alberi di clock a basso skew accessibili da 4 pod globali oppure dal Logic-Tile. Le rete di clock è power and delay friendly – gli alberi possono essere utilizzati in modo efficiente e i rami inutilizzati sono disconnessi dalla rete per risparmiare potenza.

MEMORIA EMBEDDED

→ L'area della memoria è più piccola rispetto alla SRAM, con il vantaggio di essere persistente. → è organizzata in blocchi da 256x9 bit e il numero di blocchi varia da 6 a 28. → le memoria sono dual-port, sincrone e possono essere configurate come FIFO.

SECURITY

→ La lettura delle SRAM è protetta (opzionalmente) con una security key → inoltre le celle SRAM sono sotto 4 strati di metallo, difficilmente rimovibili.

PROASIC PLUS

La versione PLUS ha migliore capacità logica, più memoria e le particolarità di questa FPGA è che utilizza PLL (PHASE LOCKED-LOOP) che permette un controllo più accurato del timing del clock – può essere diviso per fattori da 1 a 64 attraverso 4 divisioni di frequenza programmabili. → inoltre può anticipare il segnale fino ad 8 ns, con peso di 0.25 ms.

PROASIC 3

La terza generazione di FPGA hanno una capacità fino a 1 milione di Gate, fino a 300 pin di I/O, 144 Kbit di SRAM, 1Kbit di FlashROM con possibilità di codifica AES e alimentazione di 1.5 V in Low power, circuito di condizionamento del clock e PLL. Inoltre supportano ARM7 Core.

Il blocco logico si chiama VERSATILE ed è un blocco basato su multiplexer che può essere configurato come:

• qualsiasi funzione logica a tre variabili
• un latch con clear o set
• un flip-flop D con clear o set, abilitato o meno (segnale ENABLE)

Il ProAsic 3 supporta il CORTEX-M1 che è stato il primo ARM soft-core ad essere appositamente disegnato per l’uso sulle FPGA - Processore con una pipeline a 3 stadi, alta frequenza di clock e buona occupazione di area - Esegue 1 istruzione di ARM7/ARM9/ARM11 -> Tutte quelle a 16 bit, escluse le 32 bit addizionali -> si può usare un compilatore C.

ACTEL AXCELERATOR

Ha alte performance (300 MHz system, 500 MHz internal) con una densida al fino a 2 milioni di gate equivalenti. Ha una SRAM di 298 Kbit con controllo completo della logica FIFO. Basato su una tecnologia CMOS da 0.15 µm, ha 7 layer di metal e utilizza la tecnica dell’ antifuse per la riconfigurazione, con un metodo brevettato che semplifica il routing e utilizza una architettura efficiente SEA-OF-MODULES.

I moduli logici sono di due tipi: celle combinatorie (C-cell) e celle registro (R-cell)

• Le R-Cell comprendono un flip-flop configurabile
• Le C-Cell possono implementare fino a 4000 funzioni di 5 variabili al massimo

Ho un'architettura gerarchica → la "griglia" è strutturata in SUPERCLUSTER che permettono di ottenere una certa efficienza dal circuito col minimo ritardo → un SUPERCLUSTER è formato da due CLUSTER simmetrici ( permette una logica di carry efficienza per performance alteistiche migliore) → Tra due cluster c'è un buffer (un modulo indipendente) che permette di ridurre i ritardi e di avere un grande fémal. → Ogni CLUSTER è formato da due celle C, una celle R, e due buffer di