Elettronica digitale-Logica C-mos Statica (Angelo Castiglione)

Name: Elettronica digitale-Logica C-mos Statica (Angelo Castiglione)
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Author: angyc1984

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In questa dispensa troverete i seguenti argomenti relativi alla logica C-mos Statica: caratteristica statica inverter, soglia logica e condizioni di simmetria, margini di immunità al …

Esame Elettronica digitale

Facoltà Ingegneria

Dal corso del Prof. Palumbo Gaetano

Università Università degli Studi di Catania

A.A. 2015-2016

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LOGICA C-MOS STATICA

INTRODUZIONE 11.1

CARATTERISTICA STATICA INVERTER 11.4

SOGLIA LOGICA (CONDIZIONE DI SIMMETRIA) 11.10

MARGINI DI IMMUNITÀ AL RUMORE 11.14

TEMPO DI DISCESA 12.1

TEMPO DI SALITA 12.8

RITARDO DI DISCESA 12.15

RITARDO DI PROPAGAZIONE 12.20

DISSIPAZIONE DI POTENZA 12.22

POTENZA DI CORTOCIRCUITO

FORMULE APPROSSIMATE PER I RITARDI 12.31

EFFETTI DI CARICO NELLE PORTE LOGICHE 13.1

PORTE LOGICHE C-MOS 13.5

NAND A 2 INGRESSI 14.2

NOR A 2 INGRESSI 14.6

X OR A 2 INGRESSI 14.8

PROGETTAZIONE DI PORTE LOGICHE 14.13

VALUTAZIONE DELLE CAPACITÀ AL NODO DI USCITA

NAND A 3 INGRESSI 14.20

EFFETTI DI CANALE CORTO 16.1

INVERTER C-MOS NANOTECNOLOGIA - SOGLIA LOGICA 16.2

NAND IN NANOTECNOLOGIA 16.9

RITARDI DI SALITA E DISCESA 16.5

Logica C-MOS Statica

Introduzione....................... 11.1
Caratteristica Statica Inverter... 11.4
Soglia Logica. Condizione di Simmetria... 11.10
Margini di Immunità al Rumore......... 11.14
Tempo di Discesa........................ 12.1
Tempo di Salita........................... 12.8
Ritardo di Discesa...................... 12.15
Ritardo di Propagazione.............. 12.20
Dissipazione di Potenza.............. 12.22
Potenza di Cortocircuito............ 12.31
Formule Approssimate per i Ritardi
Effetti di Carico nelle Porte Logiche
Porte Logiche C-MOS.................. 13.5
NAND a 2 Ingressi..................... 14.2
NOR a 2 Ingressi........................ 14.6
X OR a 2 Ingressi...................... 14.8
Progettazione di Porte Logiche....... 14.13
Valutazione delle Capacità al Nodo di Uscita
NAND a 3 Ingressi..................... 14.20
Effetti di Canale Corto.............. 16.1
Invertire C-MOS Nanotecnologia. Soglia Logica......... 16.2
NAND in Nanotecnologia.............. 16.9
Ritardi di Salita e Discesa......... 16.5

Logica C-MOS Statica

La Logica C-MOS Statica è un particolare approccio implementativo che permette di realizzare porte logiche che in linea di principio non sono accomunate da potenza statica. Una polemica pura logica realizzata in logica C-MOS statica prevede, a tali, uso di pull-up, non ha di pull-down, in modo di eseguire comunque operazioni logiche.

In Fig. 14.1 viene mostrato le app professioni in schema a blocchi di una porta logica in Logica C-MOS Statica che implementa una funzione logica su tre videoliti booleane, la rete di pull-down è realizzata con transistor N-MOS mentre quella di pull-up realizzato con transistor P-MOS.

Proprio grazie alla tecnologia C-MOS è possibile realizzare delle topologie circuitali che, a regime, non producono a commini anullii, con ne eliminazione $(\pm)$ incompatibili, e che quindi non provono alcun consumo di potenza statica. Infatti, questo utilizza semiconduttore uniche colleole junctionid l. I Transistor MOS sono a conello lungo, nel peonese, nei ci si condensai i transistor in cadots certi $($ sicodorderelle connell di sotto soglia Tiio dooli le pacceara non pu Tero dalla done ariissiai conullenia ad eo que polocene xi potenza statica non piu trimcodi. Si rete di pull-up e le rete di pull-down sono colloati con via topologii. Tole. che si ernova a conservoe in modo complicun cei mix tutto la PDN è un cominco se atte impediso la PUN e un comni di noso impedier

e viceversa. Proprio grazie alle proprietà delle complementaritàle porte logiche in logica C-MOS forniscono sempre il funzionamentostatico in uscita del tutto scollegato. In altri termini peruna porta logica in logica C-MOS non occorre alcuna dimensioneminima statica per garantire il funzionamento indipendente diesso delle porte logiche in logica a rapporto.Con la logica C-MOS, tuttavia, la progettazione consiste inun dimensionamento per garantire selezione specifica, dimensionela rete di pull down di una porta logica in logica C-MOS èla stenza di pull up ne risultano in logica a rapporto, mentrela rete di pull up sono rassettate in modo da sia ampliamentodella rete di pull down, come vedremo di seguito.Da questo affermazione si deduce che il numero di transistori P-MOSutilizzati per realizzare le rete di pull up (PUN) è essenzialmenteuguale al numero di transistors N-MOS utilizzati, predeconole rete di pull down (PDN).Anche per realizzare una porta logica in logica C-MOS aventen-imperni occorrono 2n transistori.Questo costituirebbe una svantaggio rispetto alle logica a rapportodove realizzazione una porta logica a minimo numerorichiede n+1 transistori.Vedere che in realtà la capienza non occo

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