Elettronica digitale-Logica C-mos Statica (Angelo Castiglione)

Logica C-MOS Statica

• Introduzione 11.1
• Caratteristica Statica Inverter 11.4
• Soglia Logica - Condizione di Simmetria 11.10
• Margini di Immunità al Rumore 11.14
• Tempo di Discesa 12.1
• Tempo di Salita 12.8
• Ritardo di Discesa 12.15
• Ritardo di Propagazione 12.20
• Dissipazione di Potenza 12.22
• Potenza di Cortocircuito
• Formule Approssimate per i Ritardi 12.31
• Effetti di Carico nelle Porte Logiche 13.1
• Porte Logiche C-MOS 13.5
• NAND a 2 Ingressi 14.2
• NOR a 2 Ingressi 14.6
• XOR a 2 Ingressi 14.8
• Progettazione di Porte Logiche 14.13
• Valutazione delle Capacità al Nodo di Uscita
• NAND a 3 Ingressi 14.20
• Effetti di Canale Corto 16.1
• Inverter C-MOS Nanotecnologia - Soglia Logica 16.2
• NAND in Nanotecnologia 16.9
• Ritardi di Salita e Discesa 16.5

LOGICA C-MOS STATICA

La logica C-MOS statica è un particolare approccio implementativo che permette di realizzare porte logiche che in linea di principio non sono dispendenti in potenza statica. Una tipica porta logica realizzata in logica C-MOS statica prevede 2 reti, una di pull-up ed una di pull-down, imposti di eseguire esclusivamente operazioni logiche. In [Fig. 11.1] viene mostrata la rappresentazione in schema a blocchi di una porta logica in logica C-MOS statica che implementa una funzione logica su tre variabili booleane; la rete di pull down è realizzata con Transistor N-MOS mentre quella di pull-up è realizzata con Transistor P-MOS. Proprio grazie alla tecnologia C-MOS è possibile realizzare delle topologie circuitali che a regime non portano a comminare dissultoni. L'alimentazione è massima e che quindi non portano ad un dispendio di potenza statica. In realtà, questo sistema, effettuare un'altra soluzione, giunzioni che i Transistor MOS sono a canale lungo, nel momento in cui si considerava i Transistor in caduti cortosi è avverso delle correnti di sottosoglia. Tra i drain e source, non parli trans della due avvenimenti conduce ad un dispendio di potenza statica non più trascurabile. La rete di pull-up e la rete di pull-down sono condotte con una Topology. Tale, che si trova a conpolvere in modo complementare Gmi prodotti la PDN è un comunico di alte impedenze. La PUN è un commu di basse impedenze

Fig.11.1

Questo illustratore perenne giunzione del transistore N-MOS M1 si trova in regione di interdizione, ossia funziona da switch — V_GS < V_TN

ovvero:

V_IN < V_TN (11.1)

Non appena il segnale di ingresso V_IN supera la soglia V_TN del Transistore N-MOS M1:

V_IN > V_TN (11.2)

Il Transistore N-MOS M1 transita dalla regione di interdizione alla regione di saturazione. Di conseguenza c'è la tensione di uscita comincia ad elevare rispetto alla tensione V_OUT = V_DD che si aveva prima che il Transistore N-MOS M1 passasse in regione di tirato. In queste situazioni il transistore PMOS M2 continua a trovarsi in regione di tirato e l'inverter mostrato in FIG. 11.3 mentre l'equivalente al circuito elettrico mostrato in FIG. 14.6.

Assumendo ₁ = V_out, il transistore PMOS M₂ è in regione di interdizione e la tensione in uscita vale V_OUT = 0 V. In queste situazioni quindi: V_DSA = V_D - V_SS = 0 e quindi V_DS1

V_SS1 - V_TN = V_G1 - V_SS - V_IN + V_DD1 - V_TN

Viene verificata la condizione V_DS1 < V_DS1 e di conseguenza il Transistore M₁ si trova in regione di tirato. Anche per V_TN = V_DD, l'inverter mostrato in FIG. 11.3 mentre l'equivalente al circuito elettrico mostrato in FIG. 14.7, dove il R_DSA vale il comportamento di tirato del Transistore N-MOS M1

è da porte perfettamente simmetrica e si implica che la

tensione di soglia dell’inverter è

V_TL = ^V_DD/₂ (11.24)

Soglia Logica

Per quanto detto in precedenza è ovvio che se la soglia logica

V_TL può essere scelta il Transistor si trova in regione di saturazione

~volte come indicato in (11.24)

Vogliamo ora determinare la condizione che devono soddisfare

il Transistor quando la tensione di ingresso è proprio la

soglia logica : V_IN = V_TL.

Per ottenere tale condizione basta eseguire le correnti di

saturazione dei Transistor : Fatto ovviare detto per V_IN = V_TL

la corrente di saturazione dei Transistor P-MOS Hz Vor

I_SD2 = ¹/₂ μ_pC_ox ^W_P/_LP (V_SG2-|V_TP1|)² =

= ¹/₂ μ_pC_ox ^W_P/_LP (V_S2-V_G2-|V_TP1|)² =

= ¹/₂ μ_pC_ox ^W_P/_LP (V_OD-V_IN-|V_TP1|)² =

= ¹/₂ μ_pC_ox ^W_P/_LP (V_DD-V_TL-|V_TP1|)³ (11.25)

la corrente di saturazione del Transistor N-MOS mi vuole chiedere

I_DS1 = ¹/₂ μ_nC_ox ^W_n/_Ln (V_GS1-V_IN)²

= ¹/₂ μ_nC_ox ^W_n/_Ln (V_GL1-V_S1-V_IN)²

11.10

= \(\beta_M (V_{IN} - V_{TN}) \frac{V_{OUT}}{2} V_{OUT}\) =

= \(\beta_M (V_{IN} - V_{TN}) V_{OUT} - \frac{V_{OUT}^2}{2}\)

(11.35)

mette la corrente di saturazione del transistore P-MOS \(M_2\)

\(I_{SAT,P} = \frac{1}{2} \beta_P \left(V_{SG_2} - |V_{TP}|\right)^2 =\)

= \(\frac{1}{2} \beta_P \left(V_{DD} - V_{IN} - |V_{TP}|\right)^2\)

(11.36)

Quindi sostituendo (11.35) e (11.36) in (11.34) si ottiene

\(\beta_M (V_{IN} - V_{TN}) V_{OUT} - \frac{V_{OUT}^2}{2} = \frac{1}{2} \beta_P \left(V_{DD} - V_{IN} - |V_{TP}|\right)^2\) (*)

supponiamo a questo punto che sia

\(V_{TN} = |V_{TP}|\)

(11.37)

\(\beta_M = \beta_P\)

Esplicitando \(\beta_M = \beta_P\), quest'ultima relazione equivale a

\(\mu_n C_{ox} \left(\frac{W}{L}\right)_M = \mu_P C_{ox} \left(\frac{W}{L}\right)_P\)

ossia

\(\frac{\mu_n}{\mu_P} = \frac{\left(\frac{W}{L}\right)_P}{\left(\frac{W}{L}\right)_M}\)

(11.38)

Se voglio le condizioni di simmetria. Sode in (11.37) e (11.38)

(11.15)

Il fatto di imporre di nuovo restrizioni

sociali era necessario per la protezione della salute

e della costituita ipersensitiva.

11/20

Voltiamo quindi l'integrale

Teniamo conto che

Sostituisco (12.7) e (12.8) in (12.6) si ottiene

Teniamo conto che

quindi l'ultima espressione si scrive:

tR = ∫t1t2 dt = CL ∫VOL*VOH* I dVout (11.18)

Tenendo conto delle relazioni in (11.16) e in (11.18) si scrive:

tR = CL ∫VOL*|Vtp1| 1/ISAT,M2 dVout + ∫|Vtp1|VOH* 1/ITRISOD,M2 dVout (11.19)

Si tratta a questo punto di sviluppare gli integrali in (11.19)

Vogliamo infine il reciproco.

∫VOL*|Vtp1| 1/ISAT,M2 dVout

Tenendo conto che

I_SAT,M2 = 1/2 β_P (V_SG2 - |V_tp1|)² = 1/2 β_P (V_S2 - V_G2 - |V_tp1|)² =

= 1/2 β_P (V_DD - V_IN - |V_tp1|)² = 1/2 β_P (V_DD - 0 - |V_tp1|)² =

= 1/2 β_P (V_DD - |V_tp1|)²

Si ha che

∫VOL*|Vtp1| 1/ISAT,M2 dVout = ∫VOL|Vtp1| 2/(βP (VDD - |Vtp1|)2) dVout =

= 2/β_P [|V_tp1| - V_OL^*]/(V_DD - |V_tp1|)² (12.10)

Vogliamo infine l'integrale

∫_|Vtp1|^{V_OH* 1/I_TRISOD,M2 dV_out}