Formulario Elettronica digitale

CONSUMO POTENZA

DI MODELLO : Vort VDD 4

.

S

ilt)

It

Pla N() Vad 1

potenza estantanea in

: =

= - G CARICACL

IDD

VDD

Pmax

potenza de picco : = max =

, Estat

* D

t T

+ In

/Pat =

Pmedia ~

potenza media -

: of

LOGICA

ESCURSIONE Vin O ② OUT

I

↓ 1

-

= D

C Vad

pladt Vad CL

E

de

Vad .

nel =

C

de

Energia da

erogata Carica

processo .

: G

No-Va)

Ec dissipata

E fase =

nel condensatore energia in

immagazzinata

energia : =

= . S

carica/scarica

de

↑ SCARICA L

LOGICA

ESCURSIONE J

Via

commutazione C

energia per : .

Va VOH-VOL

(Von-Vol f fefrequenza

f LOGICA

ESCURSIONE

commutazione

VID de

C

< :

potenza con

: . .

=

. . ↑ LOGICA

ESCURSIONE IN OUT

Q

COMBINATORI

CIRCUITI LOGICI f(IN)

CIRCUITO COMBINATORIO OUT

: : = IN OUT

& >

f(INattual >

precedente)

SEQUENZIALE

CIRCUITO OUT IN

: = , [

⑪ NOT

INVERTITORE transistor da de

interruttori segnale

controllate

I

= come ingresso

sono

: un ( 0)

BASSO

pMOS

1)

( l'ingresso

nMOS CHIUSO

ALTO e

l'ingresso

Chiuso e se =

se = O

1 deboli

forte

O 1

forte deboli ma

ma SERIE

SERIE X

Y

Y-X A B

B

A vero

se +

se =

vero =

=

. (A

(A 0)

Vpp) B

B = =

= = PARALLELO

PARALLELO

Y X Y AB

X

B

se A vero

+ se

= vero

= = =

VD)

(A 0)

(A

B

V oppure B

0

= oppure

= =

=

⑦ COMPLEMENTARE

CMOS

LOGICA PULL-DOWN NETWORK

7

L

PULL-UP SCARICA

NETWORK

CARICA fino VDD

MOS caricherebbe a

non

n VDD-Vin

fino

solo

ma a

PUN è

l'altra

DVALI

PVD OPPOSTA

logiche

rete la SIMMETRICA

struttura

funziona

e sono e

o

una

o

: e

↳ (PUN)

VERSO

CAMMINO VDD PDNI PUN

PARALLELO

SERIE

> >

- (PDN)

~ VERSO MASSA

(nMOS)

(IN1 ①

INN)

F si mottiphcogl

guardo

du PDN <

da due serie

può ingress

ricavare uno =

:

, ..., ~ ingressi

parallelo gu

sommo

② =

il risultato

nego

PROPRIETÀ STATICA

LOGICA CMOS COMPLEMENTARE

① ① de elevata

de elevate impedenza

margini ingresso

rumore ⑤

② livelle dalle dimensioni

loqe tenzione nullo

indipendente

de statico

consumo

③ &

bassa tp

de usata

impedenza e' Cort

funzione resistenza de

della

in e

PROPRIETÀ DINAMICHE i INTERRUTTORE

transistor RESISTENZA

costituisco modello

il

: con - PDN

[Ph) considero

:

dipende dalla configurazione INGRESSI

tp degl ,

CHIUSO

1

A :

= PUN

t Considero

PLH

0 :

IDEALE tp

: = NAND2

NOR2 B

A

F F AB

+

= =

È

INVERTITORE F = S

S

S

BILANCIATO DINAMICAMENTE

i -Rp Rn

= D D

↳

Wp 2Cop

Zop 2 CF Cont

F

· +

= =

= (

Lp =

F

& S

2 Con

(F

F Colp

D

D [

=

· + + +c

=

Wn =

Zon = S

S

S

PDN

PUN >

OTTIMIZZAZIONE INVERTER

PORTA E PORT

ti => R

Modifica

t

① TRANSISTORAC Obiettivo

DIMENSIONAMENTO Cort > e

=

=

/resistenza PUN) quella MOS

) riferimento

Ron

PEGGIORE de

del

CASO deve uguale

(W

nel la

C essere a

. .

dell'invertitore 1

PARALLELO

CASI Ro

Rj

parallelo

MOS

W Wo

dei Wi

solo <

C conduce >

uno

. : in =

= =

: . Zo

1

N

SERIE 1

1 Ro

MOS

gh NWo

<Wi

conducono tutt in >

serie = =

+

+... = Zo

RN

RI

W

c'è C

un

non .

. D

S S D

S En

00

Epzpo G

Zop

2Ep 6

o Zon

= En

17 =

Zu

D

D S

S

PROGRESSIVO

② DIMENSIONAMENTO NAND)

(es :

i IN

considero INTERNI G

SERIE NODI

c'è Cint

quando :

una ...,

,

NAND 3 = C2(RetR2) R

C(R

R GRe

ELMORE

DI

EQ [DN +... ..

+

j =

:

.

OUT PDN

·

D (idit A

I 69

-PH) 0 Rean

5 = .

Si PUN (itT

o

↓

Si [PF0 69 Reap

,

S

(mossa) nell'eq

R SEMPRE

compare : MASSA

MOS

resistenza (W Il MAGGIORI

R ha

- PhLPiccolo) dimensioni

Minore >

maggiore

> a e

,

, all'USCITA

quello MINORE

il

più è

vicino

(considero PDN)

③ INGRESSI

DEGLI VELOCITà

RIORDINO Obiettivo de commutazione mamma

:

"CRITICO"

def al

ingressi

degle stabile

valore

ultimo logico

commutare

: a

=

"CAMMINO CRITICO" circuito

attraverso

el

percorso ;

=

S VELOCITA

determina la

ULTIMO MOS

SOLUZIONE all'USCITA

commutare più

a vicino

:

#Fin)2

Q &

LOGKA

RETE ingressi

Epi di diminuisce

ridurre el el ritardo

de

> tempo

numero

:

DI

CONSUMO POTENZA : N ach de clock

considero logica allo

porta commutazioni

de

che esegue per

una un

# 0 1

(N) N Cicli

negl

commutazioni >

n = talk

con clock

frequenza o

=

V n(N)

En

dissipata

energia = . 1] O])

n(N) P[x

0] P[x 0](1

P[x P[x

Coe hm = = =

=

· -

=

=

=

Vi fak Nec N

En =.

<Predia Um

potenza doer

fak

=

: Neco N n u DELL'USCITA

c'è

(Von-Val commutazione

talk

VID nodo,

Crodo quando

PDIN de

nod .

~ un ,

, V VDD

nook OUT : carichi

sono

se

LOGICA

Escursione

nodi interni : ,

(ES

* ? serie)

CARICHI

quando si

nodo trova due

tra MOS

sono un

: n in

& l'nMOS Or

collegato esiste nodo

attraverso

massa che massa

se va

:

a un a

percorso > =

l'nMOS

② VDD-Vin

collegato VDD esiste VDD nodo

attraverso

a <

che

se va

un percorso a =

: allo precedente

isolato

se stato

rimane rimane

:

Vpi-IVip1]

[PMOS :

⑬ PASS TRANSISTOR

LOGIA A logiche

funzioni invertente rigenerative

non non

: ;

variabili de collegate Source Dronn

ingresso anche a o

PROPRIETA' :

① nullo

statico

consumo

& eNpMOS)

(anziché NuMOS

N ingressi N IN

transistor

per sopra

sono come :

a B BAF

AB

AND F = # O 8

O #CON O

>

1

B

ON A

nMOS : passa

: = =

O

B J

&

F 1 #10N A

passa

:

⑧

#

2 1

1

O

& i LOGICO

LIVELLO

nMOS pMOS OV

Vad DEGRADAZIONE

ge fino

però fino scaricano

e a

caricano non

a :

non VTop

VDD

VDD-Vin =

nodo

ad Vor *

ogni : = TripkO

Or

E

S V

OV

k =

PMOs

=

nMOS :

: VDD-IVDD VDD

VH

VH =

= #Vion

livello

1

SOLUZIONE logua de

invertitore riduzione

il >

per

, rigenerare

: rumore

margine

VDD

B ?

all'invertitore

succede

cosa

G Von-Vsn

Vosn VID-VTn

nMOS Vin

F O mgON

: >

=

=

X

D S

A -

& pMOS

↑ VoSp

VDD Vop-Vsp DD-VinEDD

: = COMPLETAMENTE

NON

Vin OFF

= ug

=

J -

VDD-Vin > consumo statico de potenza

7 pMOS)

(parallelo nMOS

FINALE TRASMISSIONE oh

SOLUZIONE GATE DI con

: T

C

da pMOS

uMOS da

controllato

controllato e

(chiuso se 1)

(

· =

F CAPACITA' PARASSITA Con Colp

: ,

C

-

↑ · B

AND MULTIPLEXER

AOSTRASMETTE

B

F 5A

= . SB

F +

COMANDA =

↑ ~ ~

XOR B 0

1 B

CHIUSO <

ne = =

1 ESCLUSIVO"

ADB "OR

F seAfB

1

F

= =

CIRCUITO COMBINATORIO Logica CMOS Y

X F

pass-transistor

complementare logica recita

+

: =

HLoLH)

(e2 l'uscita F

vedere commutazione

tratto finale

comporta

nodo la

nodo cosa

e

per per per

tex

PROPAGAZIONE

TEMPO tPy

EPE EPz

DI +

+

=

② SEQUENZIALE

CIRCUITO : sensibile

LATCH livello

al del clock ;

:

7

S clock

i BASSO

date il

quando è

memorizza

REGISTRO edge-triggered

: ;

e i el

date COMMUTA

quando clack

memorizza

MEMORIZZAZIONE REGISTRO

LATCH Q il valore

0 Q

mantiene

CLk D

so -Ck 1

> >

= =

7 Q D

-

> 1

((k Q il

-

> CLK valore

mantiene

> = >

= so

REGISTRI

PARAMETRI TEMPORALI

& SET-UP

TEMPO quale D deve

DI tempo PRIMA nel

Esu del clock

del fronte de commutazione store

Minimo

: = così il

leggere valore

stabile da chiaramente

de

garantire suo

, .

D

quale

② deve

DOPO nel

TEMPO HOLD tempo stabile

il

DI fronte

thold stare

de commutazione

minimo

=

: VINCOLI el funzionamento

de

temp, propagazione

non ma per

sono c)

toca)

TEMPO tea

③ PROPAGAZIONE tempo di

Di Q

stabilizzazione dopo commutazione

la

Era de ;

: - = +

PIPELINE tack

modividere introducendo

parte

la combinatoria

de registri

blocchi la

logica aumentare

per

= in , ,

REG

> 7

t - ① ~ memorizza

log((a b)

+ & risultato

il

- passa

RINCIPALI

TEMPI :

tp FUNZIONAMENTO

stadio

che elaborare

impiega

tempo per