Elettronica Digitale-Logica a Rapporto (Angelo Castiglione)

LOGICA A RAPPORTO

• INTRODUZIONE: INVERTER CON CARICO RESISTIVO 8.1
• INVERTER CON CARICO N-MOS E DOPPIA ALIMENTAZIONE 8.5
• INVERTER CON CARICO N-MOS CONNESSO A DIODO 8.6
• INVERTER CON CARICO N-MOS AD SVUOTAMENTO 8.8
• INVERTER PSEUDO N-MOS 8.11
• PORTE LOGICHE 8.17
• PROPRIETA DINAMICHE INVERTER CON CARICO RESISTIVO 8.25
• PROPRIETA DINAMICHE INVERTER P-SEUDO N-MOS 8.27
• PROGETTAZIONE INVERTER CON CARICO RESISTIVO 9.1.1
• PROGETTAZIONE INVERTER PSEUDO N-MOS: SOGLIA LOGICA 9.4
• PROGETTAZIONE PORTE LOGICHE 9.15
• VALUTAZIONE DELLE CAPACITA PARASSITE 10.1

Logica a Rapporto

LEZIONE 8    30.03.2015

Lo schema a rapporto è un particolare approccio implementativo che prevede di utilizzare un transistore per realizzare porte logiche quando ancora non si riusciva a costruire su uno stesso circuito integrato. Transistor N-MOS e P-MOS: è una logica che implementa porte logiche e quindi circuiti digitali utilizzando un solo tipo di transistor, come il transistor N-MOS. L'inverter si realizza con un solo transistor N-MOS con il terminale di source S connesso a massa e quello di drain D connesso a V_DD tramite un carico che nel più semplice dei casi è un resistore di resistenza R. Come mostrato in FIG.8.1.

A fianco il circuito mostrato in FIG.8.1. Implementa il funzionamento logico dell'inverter come un transistor MOS come: in REGIONE DI INTERDIZIONE o in REGIONE DI TRIODO. Nel primo caso è in interdizione aperta (circuito aperto tra drain D e source S); nel secondo caso è una interruzione chiusa modellata con un resistore di bassa resistenza tra i terminali dei drain D e source S.

R_DS =              =     V_DS

   μ_n C_ox             I_DS

Se risulta V_IN = V_ES = 0 V < V_T allora il transistor N-MOS M si in REGIONE DI INTERDIZIONE. Sostituendo il transistor il modello elettrico equivalente in regione di interruzione si ottiene il circuito elettrico schematic mostrato in FIG.8.2. Visto che I_D = 0 A si ha spegnimento che

V_OUT = V_DS = V_DD - R_DS·I_DS = V_DD    (8.2)

Con ciò stiamo verificando il comportamento logico dell'inverter, infatti ad un ingresso basso, V_IN = 0 V corrisponde una uscita alta, V_OUT = V_DD.

Supponiamo adesso che l'ingresso sia alto, V_IN = V_GS = V_DD

Percé viene giocata la condizione V_GS > V_T,

Assumendo le condizioni in (8.9) - ovvero che il circuito mostrato in FIG.8.5 restituisca anche equivalente a quello mostrato in FIG.8.7 che il resistore in parallelo esista in FIG.8.1.

Sappiamo già che per avere un V_out = V_DD < V_t a partire da un V_IN = V_DD occorre che il transistor N-MOS M1 si trovi in regione da triodo.

Quindi per V_IN = V_DD la tensione deve avere valore

V_out = _Rtriodo,M1V_{DD Rritorno,M1} lei Rritorno

Quindi per avere V_out - V_t < V_TM occorre che venga verificata la condizione

R_triodo,M2 >> R_Rit,

come desumibile il circuito mostrato in FIG.8.5 è un invertitore se i transistor M1 ed M2 lavorano entrambi in regione di triodo.

Considerazioni provenienti da condizioni in (8.9) sono possibili il funzionamento del transistor M2 in regione di triodo e potranno che venga fornita al circuito mostrato in FIG.8.5 delle definite alimentazioni; V_DD e V_GG = V_DST ≠ V_IN.

In questo si costruisce all'esterno del circuito impiegato un convertitore a capacità commutate in grado di fornire 2 definite alimentazioni. Perché di ogni adesso come esempio l'uso di un convertitore a capacità commutate e per

Il transistore N-MOS M2 su T2 si in regione di saturazione.

Per ottenere Vout = 0,5' * il transistore N-MOS M1 deve essere acceso, in modo da non impedire che appaiano al nodo di uscita. Un mos di carico.

il transistore N-MOS M2 deve essere un comune. la sua impedenza verso

resistenza. implica che deve essere

Itargs, M1 > Ls_sat. M2

8.19

se Vin = 0V il transistore NMOS M1 è in regione di miroschisa

cari conubiamente per il transistore NMOS M2 è mesoso,

ricerche dei Tacaxe - per apprezzare al nodo di uscita a VDD. Adesso poniamo e - UDS_sat = Uds2 = IVTN2I = -IVTN21

T5 + poniamo: UDS2 = VDD / VOH a * ha due per

polipelle tensione anche uscita della ydd il transistore

N-MOS M2 si trova in regione di trusola

Quado per V in = 0v il transistore NMOS M1 è disegno in

regione di intertacci e mentre il transistore NMOS M2 mite e si

in regione di trusola - pertorio di ceco mostrico in

FIG. 8.11 mentre quuescente il peole mostrato in FIG 8.6

dea coselret della Tisecncia du cernota bonsa.

Vout = VDD RTRLOAD M2 IDS1 = VDD

con l’avvento della tecnologia CMOS è stiwio portabile definire nello stesso cirolis mingern transistore N-MMOS e P-MMOS

squaurire queste tecnologie e stiso poinibte si livuppo mi

me principale capire a roppom in cui i cornielli son

dei transistore di tipo P-MOS. delorio legice e soporto

prende il nome di PSEUDO N-MOS

8/10

Supponiamo adesso che oltre due inverter in cascata come mostrato in FIG. 8.22

Il Transistor H₂ sarà in regime da tensione

V_in2 = V_OL che nell'ipotesi bassa ne risulta:

V_in2 = V_OL < V_T2, ossia ne risulta:

ΔL = V_T2 - V_OL > 0

(8.27)

La quantità ΔL = ovviamente a MARGINE DI IMMUNITÀ AL RUMORE BASSO.

Osservando la relazione in (8.27) risulta che

era tanto più piccola è la tensione bassa

V_OL. Tanto più piccolo < il margine di immunità

al rumore basso, tanto migliore è l’inverter.

Se per esempio, i transistor H_DS sono caratterizzati da una tensione di

soglia V_T = 1V, e ponendo una tensione di uscita V_OL = 1V

si avrebbe un inverter con margine di immunità al rumore basso

nullo: ΔL = 1V - 1V = 0.

Quindi, si deve soddisfare la cadenzale in (8.28):

R_LG >> R_DR

(8.28)

non solo per garantire il corretto funzionamento logico dell’inverter

ma anche per ridurre il rumore allo zero logico dell’inverter. Infatti

si vede che (8.28) si ottiene V_OL << V_T e quindi ΔL >>> 0.

Se viene verificata la condizione in (8.28) ci sono delle

implicazioni anche in tema di funzionamento dinamico delle

porte.

Per convincersi di ciò consideriamo l’inverter mostrato in FIG.

8.23 dove il condensatore C indica in prima approssimazione

l’ingresso di un secondo inverter.

8.15

Porta Logica NAND

FIG. 8.32

Si realizza la porta logica AND mettendo in cascata una porta logica NAND e un INVERTER come mostrato in

FIG. 8.33

Ovviamente il concetto si può realizzare nel diverso modo già precedentemente

8.20

Comportiamo allora il circuito RC mostrato in Fig. 8.43. Praticamente la tensione di uscita può essere una replica di Vin:

R_LD ⋅ I_L + V_out(t) = V_DD

R_LD ⋅ C_L ^d/_dt V_out(t) + V_out(t) = V_DD

^d/_dt V_out(t) + ¹/_{RLD CL} V_out(t) = ¹/_{RLD CL} V_DD

Da quest’ultima relazione si trova

t

V_out(t) = K l ^t/_{RLD CL} + V_DD (8.36)

Imponendo le condizione iniziale V_out(0) = V_OL, quest’ultima relazione consente di calcolare il valore di K:

V_OL = K l 0 + V_DD

si ha quindi che

K = V_OL - V_DD (8.37)

Sostituendo (8.37) in (8.36) si muove quindi che

V_out(t) = (V_OL - V_DD) l ^-t/_{RLD CL} + V_DD (8.38)

Per ottenere il tempo di salita t_R occorre a questa funzione in verso da (8.38), ossia occorre imporre la variabile temp in funzione della tensione di uscita V_out e domenicale dal per-t_R vale V_out = V_OH: