Elettronica digitale - i circuiti combinatori

Circuiti Combinatori

Sono circuiti che hanno un'uscita dipendente solo dall'ingresso, non da uno stato.

Impressi e uscita hanno invertitori o catene di invertitori

• abilitazione della linea
• separazione del mondo esterno
• ripristino dei livelli logici in uscita per far viaggiare meglio il segnale
• formulano segnali negati

I circuiti combinatori sono strutturati in modo regolare

• Struttura a matrici Tipica di sistemi di inoltro controllo e selezione
• Bit-Slice N bit sono processati in parallelo in N circuiti uguali, poi ricombinati all'uscita

Sommatori Binario

A_i + B_i = (S_i, C_i)

dove ⊕ è lo XOR

S_i = A_i ⊕ B_i ⊕ C_i-1

C_c = A_i B_i + C_i-1 (A ⊕ B)_i = A_i B_i + C_c - (A_i + B_i)

Questa formula mi avvantaggia nella realizzazione pratica

+ e + differiscono solo quando (A_i = 1, B_i = 1), ma se consideriamo

• A_i ⊕ B_i = 0 → C_c = 1 + 0 = 1
• A_i + B_i = 1 → C_c = 1 + 1 = 1

sono uguali

Posso costruire un sottrattore se sommo

A - B = A + B + 1

COMPARATORE

se sono diversi = 1

se sono uguali = 0

Lo realizzo con porte NOR in tecnologia Pseudo Nmos

- dove vedo gli 1 delle uscite non metto i PDS, dove voglio avere lo zero metto i PDS.

Per la realizzazione a Diodi Shorty abbiamo che c'è una convenzione dove deve esserci 1 ed abbiamo ad esempio

oppure con transistor bipolare multiemettitore -> sull'emettitore sono collegati gli 1.

Realizzazione a diodo

abbiamo delle NV con un inversore, dunque delle NAND

Per il Teorema di De Morgan

NAND(NAND) ≡ OR(AND).

fusibile o autoprotetto

Implementazione Pratico NMOS

Realizzazione AND e porte NOR

AB = A + B

fusibile

Realizziamo una NOR ineguagliabile tralasciando le OR.

Un altro possibile SR è a porte NAND

in questo caso S=R=1 è lo SR _{as barrato mentre S=R=0 è lo srb as ambiguo.}

FLIP FLOP SR

(Flip flop perché sincronizzato col clock)

il master e latch è completamente trasparente agli ingressi, un flip-flop è opaco agli ingressi e non li vede quando non hanno significato ovvero quando il segnale di sincronizzazione non dice che hanno significato

A monte dell'SR mettiamo una copia combinatoria che mi permette di cambiare il SRB solo se CK=1 → se faccio in modo che S=R=1 , CK=0 ovvio il srb as _ambiguo

Quando φ₁ è alto, (1) si carica o scarica e si porta a D che quando φ₂ è chiuso, viene ripristinato dall'invertitore sotto questa φ₂ diviene alto → campionamento del segnale viene preso da (2) che funziona allo stesso modo, mantenendo l’informazione → il problema è se φ₁ e φ₂ si sovrappongono perché si avrebbe conflitto e impresso agli invertitori di sopra perché è come se fosse tutto collegato e non è una situazione accettabile.

φ₁

montare due spazi → rimanere sempre in hold per garantire che non si sovrappongano

Generazione del segnale di fase non in overlap → il tempo di overlap è dato dal delay della NOR → dopo avendo uguale inversione in serie ad entrambi le porte NOR.

I_P = K_P (V_DD - V_T)² con K_P = k_P (ω/L)_P

I_N = K_M (V_DD - V_T)² con K_M = K_M (ω/L)_M

∆V = V_dd - V_BL → V_OL = (V_DD - V_CP)² / 2K_B (V_DD - V_cm)

M _reghe x N _colonne

C_LH ≈ C_G∆V / I_P

C_HL ≈ C_D∆V M / (I_N - I_P)²

→ τ_Ptot = τ_PLH + τ_PHL

Questa è un'analisi approssimata che ti fa capire come

una scelta quadrata ha un Tp minore di una asimmetrica

Dissipazione di potenza statica complessiva in una memoria ROM

P_DTOT = P_DCOD + P_DECOP

P_DCOD = (M-1) K_P V_DD (V_DD - V_T)²

P_DECOP = N/2 K_P V_DD (V_DD - V_T)²

Nota:

ho K₂ e K_P e K_M ≈ ϕ v ϕ_C K_P supponendo mos ad area minima ω/L_P = 5/1 ω/L_M = 2/1

K₂ = k_n/K_P

K_m = k_M ω/L_w → 2K_n

K_P = K_P ω/L_P → 5K_P

MEMORIE RAM

Anche se le RAM permettono qualcosa di più generale e di raro comune per indicare le RWM (READ-WRITE MEMORY).

• Organizzate a matrice di senso qualsiasi sono due decodificatori, uno di riga ed uno di colonna.
• Perdono le informazioni se non alimentate le scritture e molto più veloce che nelle ROM.
• Nelle matrici sono presenti celle elementari che devono essere di pochi componenti per ridurre l'occupazione di area.

Due decoder uno per le righe e uno per le colonne.

Una rete di precarica serve a caricare le linee led.

Due linee led D e D BIT LINES.

Semplificazione le operazioni di lettura e scrittura e il selezionato.

MEMORIE STATICHE (SRAM)

Ogni cella è sempre alimentata aumento dell'area occupata.

Realizzazione MOS

La W1 abilita il passaggio di informazioni TEMPO DI ACCESSO.

Consumo elevato ai primari sta dovuto alle presenze dei PMOS.

CELLE DINAMICHE AD 1 TRANSISTORE

Abbiamo al minimo la struttura delle celle utilizzando 1 transitor di accesso e una capacità.

- le semplici in caneta di avere meno area occupata però al prezzo delle complicazione dei circuiti di lettura, poiché le tensioni variano di molto poco e qualcosa dell'ordine dei MV.

- la scrittura è semplice - carico. De equilibrio "w" le capacità è carica ed è memorizzata

- la lettura si complica poiche la capacità della cella CH è molto piccola rispetto alla CL e poiché l'operazione si basa sulla redistribuzione della carica e CH QR = VR CR (carica sulla linea)

Q = CR VR + CH VH (non collegati)

inverse

Q = (CR + CH) V (collegati)

dove V è la tensione a cui si portano le capacità e al punto operativo

V = CL CL + CH VR CL + CH VM

da qui la variazione di tensione sarà ΔVR = VR - V

ΔVR= CH CH + CL (VM - VR)