Elettronica digitale - Circuiti combinatori

Circuiti Combinatori

Sono circuiti che hanno un'uscita dipendente solo dall’ingresso, non da uno stato.

Ingressi e uscite hanno invertitori o catene di invertitori:

• abilitazione della linea
• separazione del mondo esterno
• ripristino dei livelli logici in uscita per far viaggiare meglio il segnale
• formazione variabili negate

I circuiti combinatori sono strutturati in modo regolare:

• Struttura a matrice → Tipica di sistemi di interconnessione e selezione
• Bit-slice → N bit sono processati in parallelo in N circuiti uguali, poi riconnessi all'uscita

Sommatore Binario

Somma e Riporto:

• A_i + B_i = { S_i , C_i } S_i = A_i ⊕ B_i ⊕ C_i-1 dove ⊕ è lo XOR C_c = A_i B_i + C_i-1 (AB_i) = A_i B_i + C_{i-1 (Ai + Bi)}

Questa forma è più vantaggiosa nella realizzazione pratica.

⊕ e + differiscono solo quando (A_i = 1, B_i = 1), ma se consideriamo:

• A_i ⊕ B_i = 0 → C_i : 1 + 0 = 1
• A_i + B_i = 1 → C_i : 1 + 1 = 1

sono uguali

Posso costruire un sottrattore se sommo il complemento e aggiungo il 1: A - B = A + B + 1

COMPARATORE

si realizza mediante una XOR (collega quando sono diversi) e poi una OR per gli n confronti

se sono diversi = 1se sono uguali = 0

Lo realizzo con porte NOR in tecnologia Passato Nmos

• dove vedo gli 1 delle uscite non metto i MOS, dove voglio avere lo zero metto i MOS.

Per la realizzazione a Diodi, Slutskiy abbiamo che che una connessione dove deve esserci 1 ed abbiamo ad esempio

oppure con transistor bipolari multiemettitore → sull’emettitore sono collegate gli 1.

Realizzazione e diodo

Per il Teorema di De Morgan_{(AD) (BC)} = AB + BCovvero NAND(NAND) ≡ OR(AND).

Implementazione Piano NMOS

RelizziamoA B = A + B

Un altro possibile SR è a porte NAND

In questo caso S=R=1 è lo stato neutro mentre S=R=0 è lo stato ambig.

FLIP FLOP SR

(Flip flop perchè sincronizzato col clock)

• mentre il latch è completamente trasparente agli ingressi,
• un flip-flop è opaco agli ingressi non li vede quando non hanno significato ovvero quando il segnale di sincronismo non dice che hanno significato

A monte del SR mettiamo una logica combinatoria che mi permette di cambiare solo se CK=1 se faccio in modo che se S=R=1, CK=0 avrò evitato lo stato ambigu

Quando _ϕ1 e elevato, ₁ si carica e scarica e si porta a D che quando _ϕ è chiuso, viene ripristinato dall'invertente. Sotto quando _ϕ2 diventa elevato, automaticamente il segnale viene preso da ₂ che funziona allo stesso modo, mantenendo l'informazione. Il problema è se _ϕ1 e _ϕ2 si sovrappongono perché si avrebbe conflitto e impresso anche nell'uscita del sopra perché è come se fosse tutto collegato e non è una situazione accettabile.

_ϕ1

mossa dei due opposti → entrambi sono in hold per garantire che non si sovrappongano

Generazione del segnale di fase non in overlap → il tempo di overlap è dato dal ritardo della NOR → seppure aumentando vogliamo invertire ad entrambi le porte NOR.

I_P = K_P (V_DD - V_T)² con K_P = k_P ^ω/_LP

I_N = K_M (V_DD - V_T)² con K_M = K_m ^ω/_Lm

ΔV = V_dd - V_bl → V_OL = ^{(V_DD - V_CP)2}/_{2^²kD (VDD - Vcm)}

M_righe x N_colonne

t_Ptot = t_PLH + t_PHL

C_LH ≈ C_gΔV/I_P

C_HL ≈ C_DΔV M/^{I_N - I_p}

Questa è un'analisi approssimata che ci fa capire come una matrice quadrata ha un Tp minore di una asimmetrica

Dissipazione di potenza statica complessiva in una memoria ROM N x M

P_DTOT = P_DCOD + P_DECO

P_DECO = (M - 1) K_P V_DD (V_DD - V_T)²

P_DCOD = N/2 K_P V_DD (V_DD - V_T)²

Nota: ho K_n e K_P e K_m uguale K_P

suppongo i mos ad area minima

^ω/_{LP = ⁵/1} ^ω/_{Lm = ²/1}

K₂ = k_n/K_p

K_m = K_m ^ω/_Lm → 2K_n

K_p = K_p ^ω/_Lp → 5K_p

Memorie RAM

Anche se le RAM memorizzano qualcosa di più generale e diverso, comunque per intenderci le RWM (Read-Write Memory).

• Organizzazione a matrice → di solito quadrate → ci sono due decodificatori, uno di riga ed uno di colonna → n bit di indirizzo per decodificatore → 2ⁿ x 2ⁿ
• Perdono le informazioni se non alimentate → le scritture e mach più facile veloce che nelle ROM.
• Nella matrice sono presenti celle elementari: che devono essere dei pacchi compatti per ridurre l'occupazione di area.

• Due decoder → uno per la riga e uno per la colonna.
• Una rete di precarica → serve a caricare le linee bed.
• Due linee bed → D e D → BIT LINES
• Semplificano le operazioni di lettura e scrittura e la velocitizzazione.

Memorie Statiche (SRAM)

Ogni cella è sempre alimentata → aumenta dell'area occupata

Realizzazione MOS

• La Cp abilita il passaggio di informazioni - TEMPO DI ACCESSO.
• Consumo elevato per permanenza statica → dovuto alle presenza dei PMOS.

CELE DINAMICHE AD 1 TRANSISTORE

Ritroviamo al minimo la struttura delle celle utilizzando 1 transistore di accesso e una capacità.

- Le semplicità mi consente di avere meno area occupata, però al prezzo delle complicazioni dei circuiti di lettura, poiché la tensione varia di molto poco = qualcosa dell'ordine dei mV.

- La scrittura è semplice: carico. Devo abilito "w" – le capacità carica ed è memorizzata.

- La lettura si complica poiché la capacità della cella è molto piccola rispetto alla C_L e poiché l'operazione si basa sulla redistribuzione delle cariche e C_M << C_L, lo sbil. delle cariche della linea (precauta) cambia di poco e ci vuole un amplificatore differenziale capace di rilevare questa piccola variazione.

1. Precauto le linee con V_R ⇒ Q_R = V_R C_R (carica sulle linee)
2. Nella capacità ho Q_M = V_H C_M
3. Mett. in comunicazione (le due capacità) e per la legge di conservazione della carica ho Q = Q_M + Q_R, ovvero

Q = C_R V_R + C_M V_H ("non collegati")

invece

Q = (C_R + C_M) V (collegati)

dove V è la tensione a cui si portano le capacità ed ai peni dei circuiti

V = ^{- C_LV_R - C_MV_{MCL + CM}da cui la variazione di tensione saràΔV_R = V_R - VΔV_R = C_MV_H - V_{RCM + CL}}