Elettronica digitale

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Reti combinatorie

Algebra booleana e logica binaria (a due stati) dove un ad esempio un input A è una variabile booleana e può assumere A=1 o A=0, si possono usare rispettivamente anche i termini High e Low. Per l'algebra Booleana le funzioni logiche elementari sono AND, OR e NOT.

Proprietà fondamentali

Supponendo di avere

Il circuito sarà

Un,inverter produce un'uscita solo dopo un certo ritardo t_inv, dunque per una struttura reale dobbiamo inserire un blocco di ritardo

Leggi di De Morgan

I teoremi di De Morgan sono relative alla logica booleana e stabiliscono relazioni di equivalenza tra gli operatori di congiunzione e disgiunzione logica.

Signal

Rappresentano connessioni interne all’architecture (tra il is e begin) e visibili solo al suo interno.

signal identificatore : tipo ;

Bus - 'Vector'

E’ un insieme di linee che portano informazioni. Si dichiara dando alla variabile un tipo definito come vettore. A in tipo vector (n downto 0), il tipo può essere ad esempio uno standard logic (std_logic.vector) supponendo che sia (3 downto 0) allora il BUS A porta 4 linee dove A(3) è la più significativa e A(0) la meno significativa. Anche i signal possono essere definiti come BUS

signal vettore : std_logic vector (3 downto 0);

Struttura dell Architecture

architecture EXAMPLE of STRUCTURE is

Dichiarazione:tipi di dati (anche tipi speciali), costanti, segnali addizionali, componenti ...

Definizioni:assegnazione dei segnali, process (vanno messi in ordine sequenziale), componenti istanziati e statement concorrenti.

Ripple-carry in VHDL

entity RCA-2BIT is

port (A1, B1, A2, B2, Cin : in bit;

S1, S2, Cout : out bit);

end RCA-2BIT;

architecture STRUC of RCA-2BIT is

signal C1 : bit;

component Full-Adder

port (A, B, Ci : in bit;

S, Co : out bit);

end component;

begin

Modulo 1 : Full-Adder

port map (A1, B1, Cin, S1, C1);

Modulo 2 : Full-Adder

port map (A2, B2, C1, S2, Cout);

end architecture;

Usando quella del PMOS e del NMOS si ottengono le intersezioni:

Osservando la caratteristica dell'inverter si comprende che:

• I due Mos non passano mai direttamente dalla zona di cut-off a resistività, ma attraversano sempre la saturazione;
• Nella transizione si ha un periodo in cui entrambi i Mos sono in saturazione, questo periodo è tanto più ristretto quanto maggiore è la pendenza della caratteristica (gain) in saturazione.

Riducendo la tensione di alimentazione Vdd, si osserva inizialmente un aumento del gain in saturazione (aumento pendenza della caratteristica, si riduce il tempo in cui entrambi i Mos sono in saturazione), ma, quando Vdd tende a valori troppo bassi, il gain tende a diminuire notevolmente (tende a .1) e la curva si appiattisce.

Margini di rumore dell'inverter:

Si definisce: V_IH: il valore minimo di tensione in input considerato come ALTO (il valore massimo è Vdd); V_IL: il valore massimo di tensione in input considerato come BASSO (il valore massimo è 0 V).

I margini di rumore sono: N_MI = Vdd - V_IH e N_ML = V_IL - 0V; un segnale viene considerato ALTO se si trova nel N_MH, BASSO e invece nel N_ML.

Una serie di PMOS conduce solo quando tutti gli input sono LOW e rappresenta una NOR (A + B),

un parallelo di PMOS rappresenta una NAND (A * B).

Per rappresentare le funzioni logiche in static complementary CMOS, in accordo con il teorema di De Morgan ( A + B = A * B e A * B = A + B ) ad una serie di NMOS nella PDN deve corrispondere ad un parallelo di PMOS nella PUN e viceversa.

Possiamo poi ottenere funzioni più complesse combinando quelle elementari.

!!! Nella logica complementary CMOS statica si possono utilizzare solo logiche invertite.

Tempo di discesa (Fall-time) è il tempo impiegato dall'uscita per passare dal 90% al 10% del valore finale.

Tempo di salita (Rise-time) è invece il tempo impiegato dall'uscita per passare dal 10% al 90% del valore finale.

I tempi di salita e di discesa sono tra loro comparabili.

Tempo di ritardo (Propagation Delay)

Nei circuiti static complementary CMOS il delay dipende :

• Dal numero di ingressi. (Fan-in. )

Un numero di ingressi maggiori, (maggiore numero di MOS nella PUN o PDN ) occupa maggiori aree e dunque causa maggiore capacità parassitiche nei nodi interni, il ritardo di propagazione può essere calcolato con Elmore delay model :

t_phl ∝ Σ R_{eq, i} C_{L, i} ( la somma delle resistenze equivalenti dei MOS dal Source al nodo di uscita )

Per una NAND_n, tale cresce linearmente con il fan-in ( nella PUN i PMOS sono in parallelo e le capacità davanti ad essi crescono linearmente) e quindi ad andamento quadratico rispetto al fan-in nella PDN ( NMOS in serie ).

tanto più V_ds ≈ 0 (ON).

I tempi di commutazione ON-OFF e OFF-ON saranno diversi poiché i tempi di scarica e di carica dipendono da r che dipende dalla resistenza r = R₁ + R_p.

Considerazioni:

• Ogni volta che V_out è LOW, fluisce una corrente che si dissipa sulla resistenza (dissipazione di potenza in condizioni di staticità).
• V_out non coincide mai con GND, i margini di errore sono più bassi rispetto ad un circuito in STATIC MOS.
• Sono richiesti n transistor totali invece di 2n.
• Poiché è presente solo la PD_n formata solo da n-MOS, non si hanno problemi di sizing dei transistor, e nel complesso il circuito è più veloce di uno in static CMOS (non si ha il problema che la mobilità e minore nel PMOS).
• Dal punto di vista realizzativo, la resistenza è costituita da POLY (silicio policristallino) ed ha lunghezza opportuna (non si può agire molto sullo spessore). La resistenza può occupare molto spazio sul semiconduttore e si presenta spesso come una serpentina.

► Pseudo NMOS

Per far fronte ai problemi di competenza della resistenza, nei circuiti PSEUDO NMOS si preferisce utilizzare un P-Mos al posto della PUN.

Il PMOS è sempre mantenuto in saturazione.

V_oh = V_dd Vogliamo calcolare V_ol.

Poiché la forza di un NMOS è maggiore di quella di un PMOS (l'NMOS ha resistenza minore poiché la mobilità degli elettroni è maggiore e fa passare più corrente), se la PD_n è ON si può supporre che nel NMOS V_out = V_ds ≠ 0,allora la tensione nel canale e:

V_gs = V_dd-V_out

V_gs = V_tn

Avendo dimensionato gli NMOS in modo che V_ds > V_tabbiamo che l'NMOS è in regione lineare.

REGIONE LINEARE V_DS + X_GS < V_th

Charge Sharing

Nella PDN i nodi interni tra due MOS presentano una certa capacità parassita. Se dopo il precharge, nella fase di evaluate, un input esegue una transizione 0 → 1 attivando un NMOS della PDN, si crea un path tra il nodo di uscita ed il nodo interno. Lì le cariche sul nodo si distribuiranno, allor&a, anche sul nodo interno, causano una diminuzione della carica e dunque della tensione sull'uscita. La soluzione è precaricare tutti i nodi interni al circuito in modo da non avere squilibrio di carica tra i nodi in caso di transizioni degli input nella fase di evaluate.

Dynamic Gates in serie

Considerando due circuiti dinamici messi in serie, controllati da un solo input: nella fase di precharge, quando viene precaricato il nodo di uscita del primo, l'input sul secondo circuito è alto. Dunque nella successiva fase di evaluate sia la prima che la seconda uscita inizieranno a scaricarsi indipendentemente dal risultato della funzione logica rappresentata. Se dopo la prima uscita sarà completamente scaricata, l'input del secondo circuito sarà basso dunque il NMOS sarà disattivato ma sulla seconda uscita vi sarà comunque una tensione minore a VDD. Per evitarlo sarebbe necessario disattivare tutti gli NMOS nella fase di precharge e consentire una sola transizione 0 → 1 degli input nella fase di evaluate.

Domino Logic

Consiste nell'inserire inverter CMOS tra gli stadi dei dynamic gates in serie. Così facendo nella fase di precharge gli inverter garantiscono che gli input delle PDN siano bassi e quindi che gli NMOS si disattivino. Nella fase di evaluation gli stadi sono uno dopo l'altro come un domino in cascata.