Elettronica digitale - Parte 2

Elettronica Digitale

parte 2

Circuiti Combinatori

I circuiti combinatori sono una classe di circuiti che effettuano delle elaborazioni sul segnale d’ingresso. Essi si differenziano da quelli sequenziali perché sono dei circuiti senza memoria, cioè i circuiti combinatori effettuano elaborazioni sul segnale d’ingresso considerati solo in un dato istante, senza tener conto della storia del segnale stesso. I circuiti sequenziali, invece, realizzano uscite che tengono conto della storia del segnale d’ingresso. Vediamo quali sono le elaborazioni che possiamo eseguire tramite i circuiti combinatori:

1. Operazioni numeriche sui dati:
   • Circuiti Sommatore
   • Circuiti Sottrattori
   • Circuiti Moltiplicatori
   • Circuiti Divisori
2. Operazioni di indirizzamento e selezione dei dati:
   • Circuiti Codificatori
   • Circuiti Decodificatori
   • Circuiti Multiplexer
   • Circuiti Demultiplexer
3. Realizzazione di Funzioni Logiche Complesse
   • Circuiti PLA ⇒ Reti Logiche Programmabili, le quali riesumano tutto ciò che si può fare con i circuiti combinatori

I circuiti combinatori si presentano come un insieme di N porte logiche, distribuite in modo tale da avere in uscita la somma dei vari segnali d’ingresso. A tal proposito, parliamo di strutture caratteristiche dei circuiti combinatori, ossia le strutture regolari.

Le somme è, quindi, definita unicamente dallo XOR. Ragioniamo anche sul carry:

C_i = Ā_i B_i C_i-1 + A_i B_i C_i-1 + A_i B_i C_i-1 + A_i B_i C_i-1 =

= A_i B_i (C_i-1 + C_i-1) + C_i-1 (A_i B_i + Ā_i B_i) =

= A_i B_i + C_i-1 (A_i ⊕ B_i)

Con questo schema realizziamo una semi-addizione che non tiene conto del riporto del bit precedente.

Per realizzare un'operazione completa si utilizza un Full-Adder. Il seguente ne sarà il simbolo circuitale:

Il Full-Adder sarà costituito sfruttando due Half-Adder in uno schema del genere:

Circuiti codificatori e decodificatori

• Decoder

Il decoder è un circuito che presenta N bit di ingresso e 2^N linee di uscite (essendo un decoder binario).

Si tratta di un circuito sempre abilitato o disabilitato da un segnale E_n di enable.

Consideriamo il caso di un decoder a 2-bit (2-4).

Circuiti Sequenziali

Abbiamo visto che i circuiti combinatori sono caratterizzati dal fatto che essi non abbiano memoria della storia passata del circuito stesso, cioè, tante volte applico lo stesso ingresso, tante volte il sistema risponde con la stessa uscita. I circuiti sequenziali, al contrario, risentono della sequenza degli ingressi che si sono succeduti in un dato intervallo di tempo e, dunque, l’uscita non dipende più da un solo istante ben preciso. Essi, sono perciò sensibili alla storia passata e devono memorizzare in qualche modo, al fine di tenerne conto. Consideriamo lo schema di una macchina di Mealy:

Abbiamo due reti logiche e un circuito con memoria. Quest’ultimo memorizza lo stato precedente. In ogni istante t, l’uscita è prodotta come una combinazione logica degli N ingressi, e dello stato precedente. L’uscita quindi, non dipende più da solo ingresso, ma anche della storia passata del sistema, la quale è “ricordata” allo stato successivo tramite un Feedback. Dunque, il sistema produce l’uscita sulla base dello stato precedente e, poi, aggiorna lo stato precedente. Perciò parliamo di calciuti a memoria. Come realizziamo la memoria? Ovviamente non possiamo far ciò con un circuito combinatorio, il quale è un tipiche senza memorie. Dovrai generare un sistema in grado di autosostenersi, nel senso che, anche mutando il bit d'ingresso, sia in grado di ricordarsi dello stato precedente, ovvero che l’uscita precedente venga sostenuta.

Quando, quando arrivo a t', il segnale di Set viene eliminato e nell'intervallo t'-t'' voglio vedere l'informazione memorizzata. Il Set si abbassa (diventa 0) e Q̅ è commutato in 1: il sistema resta nel suo stato (infatti, in questo intervallo, è Q̅ che ha preso il ruolo del Set). In t'' invece il reset: è diventa 1, Q diventa 0. In t''' si abbassa il Reset e il sistema permane ancora.

Supponiamo che venga applicato il Latch S=1 e R=1. Cosa succede?

Accade che le due uscite, che dovrebbero essere complementari, vanno entrambe a 0. Questo vuol dire che non siamo più in uno stato stabile (in cui le uscite sono complementari). Tuttavia, il sistema è sotto controllo, perché applicando S=1 le due uscite per 1 0. Vediamo, invece, il caso in cui S=0 e R=0.

Riappado simutaneamente entrambi gli ingressi, siccome il sistema parte da uno stato non stabile (perché le uscite sono 0 e 0), il sistema andrà ora in uno dei due stati stabili casualmente. Questo vuol dire che il nostro sistema va verso un comportamento meta-stabile, poiché l'ho condotto nel punto C (instabile) e, dunque non c'è piu ctrlollo, ovvero il bit sarà sottomesso al rumore del sistema.

Vediamo, dunque, un clock a 3 t_p:

Assunto che tutti gli invertitori abbiano lo stesso t_p, abbiamo X che parte basso e all'istante 0 si eleva. Essendo Y_c = X, essa partirà bassa, ma partirà a partire da t_p ^{+ 1}, il tempo di elaborazione dell'invertitore 1. Y_c sarà una replica di X dopo 4 t_p (Y_c = 0, Y_a = 1, Y_c = 0 = X).

Consideriamo le slot temporali t_p una alla volta. Nella prima slot, il clock vede Y_c = 1 e Y_a = 0, e NOR ci darà 0. Nella slot successive della NOR sono applicati due 0, unica condizione per avere 1 in uscita; tuttavia qui non potremo avere 1 perché la NOR impiega t_p per fare l'operazione, dunque il clock si eleva su 2. Abbiamo poi uno 0 per due t_p e resta 1. Successivamente abbiamo 0 e 1 e la parte alta scendere a 0, ma ci impiega 1 t_p. Scende, dunque, su 5. Ho creato un clock rapidamente limitato a 3 t_p. Per ricreare un altro segnale di clock devo rialzare X e riparte un'altra volta la giostra.

...e stesso volere per simboleggiare è l'1 logico); anche ϕ=1 perché voglio trasmettere (ϕ = V_EE). Non essendoci resistenze, mi aspetto anche sull'altro terminale il valore di V_EE.

Se applico su un terminale la tensione detta V_EE, quella diventa il drain. Essendo l'opposto il source, può non essere V_DS = V_EE? Se così fosse, avrei V_DS = 0, o essendo il canale a circuito aperto. Ciò non potrà succedere; dunque la V_S si bloccherà a V_EE-VT, in modo da avere sempre il canale in conduzione.

Perciò lo stesso volere che può avere l'uscita è V_EE-VT perché dopo si scarica. Il canale non può essere più conduzione. Per risolvere il problema, metto in parallelo un N-MOS un complemento pilotato da V_EE (C-MOS). Quando N perde conduzione li conduce P e riesco a recuperare solo tensione d'uscita.

Vediamo le caratteristiche su cui ciò sarà graficamente più chiaro.

N-MOS

P-MOS

La logica è pass-transistor ci permette di capire come funzionano i Flip-Flop che usano i condensatori come elemento di memoria.

~Recap:

I transistor possono essere utilizzati come invertitori (abbiamo visto i vantaggi e gli svantaggi della tecnologia N-MOS e C-MOS) ma anche come parte di trasmissione, come segue: