Elettronica digitale parte 2

Lista Argomenti

• Transistor nMOS
• Inverter nMOS e pMOS caratteristiche statiche e dinamiche
• Inverter CMOS e Biometa
• Funzioni logiche combinatorie
  • Tempi di propagazione
  • Tempo di propagazione di un NAND a 3 ingressi
  • Modello di ELMORE per calcolare ela costante di tempo
  • Pass Transistor
  • Transmission Gate
  • Funzioni logiche combinatorie DINAMICHE
• Memorie: SRAM, DRAM
• Memorie FLOATING GATE (Effetto Tunnel e CHE)
• Interconnessioni
  • Resistenza wire Ru, capacita wire Cu
  • Scaling tecnologico
  • Mod. significato della interconnessioni ed eq. di diffusione
  • Tempi per interconnessione: concentrato e distribuito (δ)
  • Interconnessioni con driver che si polarizzano (Tempo di propagazione)
  • Minimizzare il ritardo di interconnessioni pilotate da DRIVER
• Logical Effort nelle interconnessioni
  • INVERTORE DI RIFERIMENTO
  • tabs (Trianda ombus) → g logical effort → come calcolarlo (NAND/NOR)
    • h electrical effort
    • p parasitic effort
• Reti logiche più complesse Delay
  • Reti Sequenziali
  • Bistabile
  • SR-LATCH e SR-LATCH CLOCKED
  • T hold, T setup, T cc
  • D-LATCH & MUTHAFXE LATCH
  • Transmission Gate per realizzare un positive latch
  • TRASFERIMENTO EDGE TRIGGERED, MASTER SLAVE
  • Tempi di propagazione MASTER SLAVE & PASS GATE in particolare
  • AUTOMA A STATI FINITI

• MASTER SLAVE DI TIPO DINAMICO
• CLOCK SKEW
• LATCH DINAMICO SEMPLICE (AREA RIDOTTA)
• LATCH con un solo clock (True Single Phase Clocked) TSPC

CARATTERISTICHE DINAMICHE - INVERTITORE

• t_p = tempo di propagazione del segnale da ingresso a uscita (medio)
• t_R = tempo da segnale basso ad alto
• t_f = tempo che impiega il segnale di uscita per andare da alto a basso

t_p = (t_PHL + t_PLH) / 2

medio tra (tempi di propagazione) in discesa e salita

POTENZA (CONSUMO)

potenza istantanea potenza media

p(t) = V_I ⋅ I(t)

P_av = (1/T) ∫ p(t)dt

EFFETTO MILLER

(Fenomeno visibile solo all'amplificatore di corrente)

È possibile dimostrare che se i terminali di un condensatore non escono dall’output e variano identiche ma di segno opposto alla base uno stesso comune al nodo di uscita di valore DOPPIO.

POTENZA DISSIPATA TOTALE

P = P_STATICO + P_DINAMICA + P_{DIRECT PATH}

= I_OFFV_DDLEAKAGE + ECL₁V_DD²f + V_DDI_DDPEAK(t₁+t₂) / 2 per caso peggiore

CASO PEGGIORE CON PROBABILITÀ DI COMMUTAZIONE 1 LA POTENZA DINAMICA È LA PIÙ SIGNIFICATIVA

Qual è la frequenza massima con la quale il segnale non riesce a propagarsi senza che l’ingresso cambi nuovamente?

f_MAX = 1 / 2t_P

La massima frequenza di funzionamento dell’inverter è pari al doppio del tempo di propagazione PERCHÈ per ogni commutazione del clock devono venire completate due commutazioni (HL e LH)

Definiamo una metrica di performance o efficienza

PDP (POWER DELAY PRODUCT)

PDP = Potenza x Ritardo

PDP = P_DYN x t_P

PDP = (C_LV_DD²f_MAX) tp

PDP = C_LV_DD² 1 / 2 t_P

PDP = C_LV_DD² / 2

non dipende dalla frequenza ed è un male perchè non esprime p_E. Potenza spesa in base alla velocità di funzionamento

EDP (Energy Delay Product)

EDP = PDP * t_P

EDP = C_LV_DD² / 2  (tp)

Risulta essere più significativo perchè EDP misura l’energia spesa a parità di prestazioni.

t_OUT: cresce quadraticamente con N e linearmente con M.

Il FAN-IN pesa quadraticamente sul tempo di propagazione.

PASS TRANSISTOR o multiplexer

Se implemento un MUX 2x1     F = ĀS + BĒS

OUT = ĀS + BĒS

• Se S = 0 ⇒ Passa A
• Se S = 1 ⇒ Passa B

IN QUESTO CASO ABBIAMO IL PROBLEMA DEGLI 1 DEBOLI

TRANSMISSION GATE o TRANSFER GATE complementare

Il PMOS si occupa di correggere gli 1 “deboli” consentendo

Il NMOS si occupa di correggere gli 0 “deboli” consentendo

LEVEL RESTORER

L'implementazione con gli NMOS che risolve il problema di avere e diminuire tutti i segnali di ingresso negati è possibile usando un level restorer.

Quando passa in a risputato che il nodo Y viene elettronico che lo fa cambiare inverter caricando il level restorer che porta a V_DD.

ROM (di tipo NANO)

WL[i]

WL[j]

Quando si vuole leggere la riga i-esima si porta basso il valore di WL[i] e si mette V_DD su WL[j] ∀ j ≠ i.

Se NMOS è presente ⇒ 1 logico circuito aperto "interrompe la linea"

non presente ⇒ 0 logico cortocircuita

NOR vs NANO

NANO = + compattoNOR = + veloce

NANO è più lento perché le bitline devono essere portate a 0 nel caso peggiore attraversa la serie di N-1 transistori NMOS

NOR è meno compatto perché necessita delle linee di ground (OV) ogni due word-lines.

Dato che la _XG che moltiplica testo e puàre la tension con il FLOATING GATE struvo base di un nuovo hometo.

La sola V_T calcola per via dell’s_Xa el tnermomento e gil s messvert

Usiamo dei grafici per capire l'andamento delle simivole ai potenti di FLOATING GATE.

I_DS

V _Tm FG

Se poleos, paolo avere il sottografio delle fiendrierà della eontmó I_DS infunzione della temntore di gale

V_FG

Quando inusea dello madaline V_EG devi utilizanr dazione troivalà nesationmente

I_DS

Q _FG = 0

Q _FG O

V_TMFG

V_FG, V_CG

Con Você:he: una pecivanza pus bone : veiie ci varuei.bi Q _Fc

Per quanto riguarda la "preivza dappa" di V_DS nella comeha della conseria nel Floating jola'abriavo qua deilea.

I_DS

V_DS aipederea oci pratto deve vitta nel FCMOS.

V_DS e presnti umno vita nel VOS comvenudea.

Evoluzione della tecnologia di microcompressione nel tempo

_{fattore di miglioramento}

• W → _W
• H → _H
• L → L/
• tdi → tdi/

Locali

• len
• W, L, tdi → 1/
• R_w →
• C_w →
• τ_w → 1

Globali

• _w
• 1/

R_w = ρ len/W H

C_w = E |_len/tdi

CAPACITA DI FRINGING

Il condensatore non è in realtà un

à facce piane e parallele. Possiamo approssimarlo più propriamente

ad un condensatore cilindrico

C_w = E |_len tdi