Appunti sui sistemi digitali - Corso Progettazione dei sistemi digitali

Top 81.4.3 Aritmetica dei numeri interi in Ca2

Top 91.5 Rappresentazione dei numeri razionali

1.5.1 Virgola fissa

Questa notazione non permette di rappresentare correttamente un numero razionale in quanto l'intervallo dei reali rappresentabile è piccolo e la parte decimale del numero viene arrotondata grossolanamente.

Top 101.5.2 Virgola mobile

Ci sono 3 principali formati di rappresentazione in virgola mobile:

Segno Esponente Mantissa

1 bit 5 bit 10 bit

1 bit 8 bit 23 bit

1 bit 11 bit 52 bit

Top 111.5.3 Operazioni in virgola mobile

Addizione:

Top 12

Moltiplicazione:

Divisione:

Top 13

Sottrazione:

1.5.3.1 Esempi:

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Top 19

2 Progetto di reti logiche combinatorie

Le reti digitali vengono suddivise in due categorie principali:

1. Reti combinatorie

2. Reti sequenziali

Le prime sono reti le cui uscite dipendono esclusivamente dai valori di ingresso in quel momento, e sono reti che non hanno una memoria propria.

Le seconde invece sono reti le cui uscite dipendono sia dai

valoripresenti gli ingressi, ma anche da quelli precedenti e sono reti dotatedi una propria memoria

Esempio di reti combinatorie:

Esempio di reti sequenziali:

Top 202.1 Algebra di Boole

2.2 Porte logiche

Le porte logiche sono circuiti digitali che implementano le basilarioperazioni matematiche.

2.2.1 Tipologie

Top 212.3 Espressioni Booleane

Le espressioni booleane si basano su variabili che possono assumeresolamente due valori, vero o falso.

2.3.1 Terminologia:

Il complemento di una variabile rappresenta il suo opposto, adesempio il complemento di zero è uno e viceversa.

I letterali sono le variabili booleane, come A, B, C, F, G, X..

Un mintermine è il prodotto di tutti i letterali presenti inun'espressione, come ABC

Un maxtermine è la somma di tutti i letterali presenti inun'espressione, come A+B+C

La SOP (sum of products) è la somma dei mintermini presenti inun'espressione

La POS (product of sums) è il prodotto di tutti i maxtermini presenti

inun’espressioneTop 222.3.2 SOP e POS da tabella di veritàAvendo a disposizione una tabella di verità, per andare a creare le due forme canoniche guarderemo:
 SOP -> dove le uscite valgono 1
 POS -> dove le uscite valgono 0

Esempio SOP:

Esempio POS: Y= (A+B+C) (A+B+C) (A+B+C) (A+B+C) (A+B+C)

Top 232.4 Assiomi e proprietàPrecedentemente abbiamo visto come ricavare la forma SOP o POS da una tavola di verità, questo metodo però non garantisce sempre il numero di porte minime che si possono avere in un’espressione; per questo motivo ci sono dei metodi per semplificare espressioni booleane.

Esempio:

Top 242.2.1 Espressioni duali e complementari

2.2.2 Espressioni equivalenti

Due espressioni vengono definite equivalenti quando agli stessi valori di verità che gli vengono assegnati, generano i medesimi output.

2.2.3 Esempi:

Top 25

Top 26

Top 27

2.5 Mappe di Karnaugh

2.5.1 Cosa sono e come si creano

Sono utilizzate per minimizzare espressioni

booleane e questocomporta:

• Costi minori per la creazione dei circuiti
• Tempo di attraversamento delle porte minore, ciò significa che i dati viaggiano più velocemente

Inventate da Maurice Karnaugh nel 1953.

Vengono utilizzate con espressioni fino ad un massimo di 4 variabili.

Si formano nel seguente modo:

1. Bisogna individuare il minor numero di gruppi (che copre tutti gli 1 della mappa)
2. Ciascun gruppo deve contenere il maggior numero di 1 adiacenti (il numero di 1 che costituisce un gruppo deve formare una potenza del 2, si scelgono perciò gruppi da due 1 o da quattro 1 etc..)
3. Eventuali 1 isolati costituiscono un gruppo e debbono essere riportati integralmente.
4. Da ogni gruppo si estrae un termine che contiene le variabili di ingresso che non variano passando da una casella all'altra del raggruppamento stesso, ciascuna variabile sarà in forma vera o negata a secondo se vale 1 o 0 nel raggruppamento.

La funzione logica minimizzata sarà

controllo sicalcola con la formula log2 (numerosegnali di ingresso).Con quattro segnali in ingresso, duedi controllo

Con 8 segnali in ingresso, 3 dicontrollo

Top 312.6.2 Decodificatore N

Un decoder ha N ingressi e 2 uscite e attiva una delle sue uscite aseconda della combinazione di valori in ingresso. L'immagine fornisceun esempio di un decoder 2:4. Quando A1:0 = 00, Y0 è 1. Quando A1:0= 01, Y1 è 1 e così via. Le uscite sono dette one hot (una calda) proprioperché́ solo un'uscita è "calda" (ALTA) in ogni momento.

2.6.3 Rom e PLA

Una ROM è un dispositivo con n ingressi (dette linee diindirizzamento) ed m uscite (dette linee dati).

Un PLA (Programmable Logic Array) è una rete combinatoria integratacon n ingressi, m uscite e tre stadi interni: uno stadio di inversione deisegnali di ingresso, una matrice di AND ed una matrice di OR.

L'espressione booleana delle uscite si svolge tramite la mappa diKarnaugh di ogni uscita

Top 322.6.3.1 Esempi di

1. Top 33
2. Top 34
   1. Modulo HA, FA, Contatore, Codificatore, Comparatore
   2. Half Adder

      L'half adder è un modulo in grado di sommare due bit, A e B in ingresso e di fornire in uscita il risultato S e il riporto, se presente, C.

   3. Full Adder

      Riceve in ingresso tre dati, il bit del numero A, il bit del numero B e il riporto C.

   4. Comparatore

      Esistono due tipi di comparatori:

      1. Comparatore di uguaglianza
      2. Comparatore di valore
         1. Il comparatore di uguaglianza fornisce una singola uscita, se A è uguale a B (1) o se sono diversi (0).
         2. Il comparatore di valore lavora calcolando A - B e vedendo il segno del risultato. Qualora il risultato fosse negativo, B è maggiore di A (0). Qualora il risultato fosse positivo, A è maggiore o uguale di B (1)

   5. Contatore Mod 8

      Conta da 0 a 7, arrivato a 7 lo stato successivo è 0.

   6. Contatore mod K diverso da 2

      Vengono utilizzati dei flip flop con ingressi asincroni Clear e Set. Clear imposta a 0, Set

imposta a 1Top 362.7.6 Contatore bidirezionale

Viene introdotta una linea di controllo che vale:

1 conta avanti

0 conta indietro

2.7.7 Codificatore è un circuito in grado di riceve in input n ingressi e di fornire in output log2(n ingresi) uscite.

Un codificatore con 4 ingressi fornisce in output due uscite.

Gli input saranno pari ad 1 uno alla volta.

Top 373 Progetto di logica sequenziale

Abbiamo visto come analizzare una rete combinatoria, le cui uscite dipendono esclusivamente dai valori in ingresso. Ora studieremo le reti sequenziali le cui uscite dipendono sia dai valori in ingresso ma anche dai valori in quel preciso istante.

3.1 Latch e Flip-flop

Sono blocchi fondamentali della memoria che permettono di memorizzare dati. La differenza è che il latch è un circuito di memoria asincrono, il flip flop un circuito di memoria sincrono, ovvero che cambia stati in base al clock Q e Q hanno valore opposto.

3.1.1 Latch SR

Lo schema è il seguente e in base agli ingressi forniti

1. 00 -> Memorizzazione
2. 01 -> Q viene impostata a 0 (reset=1)
3. 10 -> Q viene impostata a 1 (set=1)
4. 11 -> Non è ammesso come caso

3.1.2 Latch D

Per ovviare al problema del latch SR dove lo stato 11 non è ammesso e non sappiamo bene il suo comportamento, viene introdotto il latch D.

Abbiamo:

1. 0 -> Q diventa 0
2. 1 -> Q diventa 1

3.1.3 Flip-flop D

Viene creato a partire da due Latch D in cascata, il primo viene chiamato master e il secondo slave.

3.1.4 Flip-flop JK

Simile al flip-flop SR, introduce una codifica per lo stato 11.

Abbiamo:

3.1.5 Flip-flop T (toggle)

Simile al flip-flop D, accetta in ingresso un solo valore T e si ha:

1. 0 -> in output restituisce lo stato attuale
2. 1 -> in output restituisce la negazione dello stato attuale

3.1 Reti sequenziali

Per rappresentare graficamente le

reti sequenziali vengono introdottigli automi a stati finiti.

3.1.1 Analisi di una rete sequenziale

Analizzare una rete sequenziale vuol dire utilizzare un procedimento per interpretare cosa la rete produce; i passaggi da svolgere sono i seguenti:

1. Espressioni booleane delle uscite
2. Espressioni booleane delle funzioni di eccitazione
3. Tavola degli stati futuri
4. Diagramma di stato della rete (Automa)
5. Descrizione verbale

Tavola degli stati futuri:

Top 403.1.1.1 Esempi :

Top 41Automa di Mealy:

Top 42Esempio 2: Rete sequenziale:

Tavola degli stati futuri:

Top 43Automa di Mealy:

Top 44Esempio 3: Schema della rete Tavola degli stati futuri Automa di Mealy

Top 453.1.2 Tabella dell'automa

Dalla seguente tabella dell'automa possiamo ricavare graficamente l'automa di Mealy. Le righe rappresentano gli stati dell'automa e le colonne tutti gli input che l'automa riceve in ingresso.

Top 46

3.1.3 Automa di Mealy

Partendo dalla tabella dove a sinistra ci sono tutti gli stati, e in alto gli input,