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Configurazione con transistor pilotato da segnale A e B
Questa configurazione è differente da quella precedente, in cui la tensione ai capi della capacità intermedia era pari a 0V. In questo caso, il transistor pilotato dal segnale B presenta il Source collegato a massa, mentre quello pilotato dal segnale A è "fuori massa", avendo un potenziale pari a V - VDD.
Ne deduciamo quindi che, a differenza del caso precedente, entra in gioco anche l'effetto substrato (che fa sì che la tensione di soglia cresca con la radice quadrata della differenza di potenziale VDS).
Per quanto riguarda l'effetto DIBL, esso entra in gioco principalmente per quanto riguarda il transistor pilotato da A, in quanto vede una differenza di potenziale VDS pari a V (mentre quello pilotato da B vede una differenza di potenziale VDS pari a V - VDD).
Avendo sia l'effetto substrato che l'effetto DIBL, si ha...
sia un abbassamento dellatensione V (quindi un aumento della tensione di soglia per effetto DIBL) sia unDSaumento della tensione di soglia V per effetto body.TNEntrambi gli effetti, allora, contribuiscono ad aumentare il valore della tensione disoglia del transistore e, quindi, diminuire la corrente di sottosoglia (e quindi ilconsumo statico di potenza).In questo esempio abbiamo analizzato il caso con due transistori, la situazionediventa più complicata se si considera una pila di N transistori in serie (ovviamenteopportunamente bilanciati in modo da compensare l'effetto serie). In tale caso, infatti,Nci sono 2 -1 combinazioni da analizzare (condizioni per cui l'uscita è alta) percercare di capire quale dei due effetti (substrato o DIBL) sia predominante e capirequale migliore combinazione degli ingressi consenta un minore consumo statico dipotenza.Nella figura che segue, allora, sono mostrati gli andamenti della corrente con o senzalo stack (utilizzando unaSi nota chiaramente (applicando in ingresso la combinazione che dà una migliore corrente di off) un abbattimento notevole della corrente di off (invece quella di on resta sostanzialmente la stessa). Inoltre, guardando l'andamento del rapporto tra la corrente di on e la corrente di off, si nota che utilizzando la tecnica del transistor stacking, si riesce ad aumentare il rapporto di un fattore 10 rispetto al caso in cui non viene utilizzata tale tecnica.
Il prezzo da pagare nell'utilizzo di questa tecnica è l'occupazione di area (spesso c'è questo trade-off tra occupazione d'area e consumo di potenza).
Per quanto detto fino ad ora, allora, il consumo totale di potenza ha una componente dinamica legata alla carica della capacità di uscita (CV)f, una componente di cortocircuito (VIt)f ed una componente statica (VI):
DD peak s 0 1 DD
le correnti sono più piccole). Se, quindi, l'obiettivo è minimizzare il prodotto energia-ritardo bisogna mettersi ad un livello della tensione di alimentazione che è circa pari a 1,2V. Esso non è un valore che garantisce il minimo ritardo, ma è quello che minimizza il prodotto energia-ritardo. Se si abbassasse ulteriormente il valore della tensione di alimentazione, l'energia diminuisce ma il ritardo peggiorerebbe (e quindi non conviene più "spingersi" con la tensione di alimentazione in quanto i ritardi peggiorerebbero "velocemente").
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PORTE LOGICHE COMBINATORIE CMOS
I circuiti logici possono essere suddivisi in due macrocategorie:
- circuiti combinatori: sono quelli in cui l'uscita (o le uscite) sono funzione degli ingressi applicati nello stesso istante in cui si va a valutare l'uscita stessa (circuiti senza memoria);
- circuiti sequenziali: sono quelli
<PMOS> ed una rete di pull-down formata da soli <NMOS> in cui le reti di pull-up e pull-down sono duali tra loro (nel senso che, qualunque sia la combinazione degli ingressi, si ha sempre UNA sola delle due reti è attiva).
Se è attiva la rete di pull-down, il condensatore di uscita si scarica verso massa; se è attiva la rete di pull-up, l'uscita è connessa all'alimentazione, attraverso un percorso a bassa resistenza, portandosi al valore logico "alto".
Realizzare una rete duale equivale a dire che tutte le serie, che si trovano, ad esempio, nella rete di pull-down diventano dei paralleli nella rete di pull-up e viceversa.
Per quanto riguarda gli <NMOS>, per realizzare una AND bisogna mettere i transistori in serie:
<AND>
Per realizzare una OR bisogna mettere i transistori in parallelo:
<OR>
Per quanto riguarda i <PMOS>, invece, il discorso è duale (perché iltransistore si“chiude” quando il segnale di controllo è “basso) e quindi per realizzare una NAND bisogna mettere i transistori in parallelo: per realizzare una NOR bisogna mettere i transistori in parallelo: 190 359
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Per realizzare, allora, una NAND a due ingressi si deve utilizzare:
in cui la rete di pull-down è formata da due NMOS in serie e la rete di pull-up è formata da due PMOS in parallelo; le due reti sono duali, nel senso che, qualunque sia la combinazione degli ingressi, si ha che una sola delle due reti è accesa.
È chiaro che per realizzare una NOR basta complementare il tutto, ottenendo:
in cui la rete di pull-down è formata dal parallelo di due NMOS e la rete di pull-up è formata dalla serie di due PMOS; 191 359
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Il motivo per cui si utilizzano gli NMOS per la rete di pull-down e i PMOS per la rete di pull-up è legata al fatto che
gli NMOS vengono utilizzati per scaricare il nodo di uscita mentre i PMOS vengono utilizzati per caricare il nodo di uscita. Il motivo per cui si utilizzano gli NMOS per trasmettere lo zero e i PMOS per trasmettere l'uno è che gli NMOS sono efficienti nel trasmettere lo zero (nel senso che consentono una scarica totale della capacità) mentre i PMOS sono efficienti nel trasmettere l'uno (nel senso che consentono una carica totale della capacità). Se, invece, fossero invertiti i ruoli dei PMOS e degli NMOS si otterrebbe un funzionamento non corretto perché non si effettua la scarica/carica completa della capacità (perché i transistori si spengono prima della fine della scarica/carica) ma si ha quello che prende nome di "perdita di una soglia". Quindi, per quanto detto si capisce perché si utilizzano gli NMOS per la rete di pull-down e i PMOS per la rete di pull-up per realizzare porte logiche CMOS complesse, come ad esempio.quella mostrata in figura: 192 359
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Secondo tale procedimento è possibile realizzare qualunque porta logica complessa.
Discorso a parte merita la porta XOR.
Partendo dalla tabella di verità: ⨁A B= Á B+ A B́
Si vede chiaramente che la porta XOR si comporta in maniera simile alla porta OR, con la differenza che quando i due ingressi sono entrambi alti uscita pari a 0.
Fondamentalmente, allora, la XOR confronta due bit (A e B) e produce in uscita 1 se i due bit sono diversi, 0 se i due bit sono uguali.
Essa, allora, è una funzione principale nella elettronica digitale perché il confronto tra due bit è alla base dell'elettronica.
Poiché, se volessimo utilizzare l'approccio visto fino ad ora ⨁A B= Á B+ A B́, avremmo bisogno di una rete di pull-up ed una di pull-down considerando una porta a quattro ingressi (A, , B, ) e quindi un totale di 10 transistori (4 NMOS e 4 PMOS più un invertitore).
Quindi altri 2 MOS perché con la CMOS statica è possibile realizzare solo funzioni negate, ottenendo, così, la NOR). In più, bisogna considerare il fatto che non si hanno a disposizione direttamente A, , B, , ma solo leÁ B́versioni non negate quindi c’è bisogno di altri due invertitori (altri 4MOS) per ottenere i negati. In totale, allora, avremmo bisogno di 14 transistori. In realtà, esiste un modo molto più semplice per implementare la funzione XOR che prevede l’utilizzo di soli 6 transistor totali: come si vede, apparentemente potrebbe sembrare la cascata di due invertitori ma così non è in quanto il primo blocco NON rappresenta un invertitore!! Da notare che non serve più , ma solo A.Á 193 359Pagin
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