Set domande aperte di calcolatori elettronici e sistemi operativi

Set Domande: CALCOLATORI ELETTRONICI E SISTEMI OPERATIVI

INGEGNERIA INFORMATICA E DELL'AUTOMAZIONE (D.M. 270/04)

Docente: Ducange Pietro

Lezione 007

01. Da punto di vista funzionale, una rete logica è caratterizzata da:

Stati di ingresso, stati di uscita e una legge di evoluzione nel tempo

Stati Interni e Stati di uscita

Stati di Ingresso e stati di uscita

Stati di Ingresso e stati Interni

02. Le reti combinatorie sono delle reti:

Nessuna delle altre opzioni

A volte sincronizzate e a volte asincrone

Asincrone

Sincronizzate

03. Una variabile logica si resetta quando:

Transisce da 0 a 1

Nessuna delle altre opzioni

Resta sempre a 0

Transisce da 1 a 0

04. Cosa è la fascia di indeterminazione del segnale ?

05. Descrivere una rete logica a livello funzionale.

06. Cosa significa settare e resettare una variabile logica?

07. Quale è la differenza fra reti sincrone ed asincrone?

08. Come si classificano le reti logiche?

09. Descrivere il problema della contemporaneità.

Lezione 008

01. La descrizione funzionale e la legge di evoluzione nel tempo di una rete combinatoria:

Sono la stessa cosa

Nessuna delle altre opzioni

Non servono a niente

Potrebbero non esserci

02. Cosa è una rete combinatoria?

Una rete il cui stato di uscita dipende solo dallo stato di ingresso

Una rete il cui stato di uscita dipende dallo stato di ingresso e dello stato interno

Una rete il cui stato di uscita dipende dallo stato interno

Una rete il cui stato di uscita è indipendente dallo stato di ingresso

03. Una rete combinatoria si dice a regime:

Quando l'uscita è stabile a fronte di un ingresso stabile

Quando l'uscita non cambia

Quando oscilla

Quando l'ingresso non cambia

04. Gli stati di ingresso di una rete combinatoria:

Possono cambiare solo dopo che la rete è a regime

Possono cambiare in qualsiasi momento

Non possono cambiare

Possono cambiare solo dopo 20ms

05. Quando una rete combinatoria si dice a regime?

06. Cosa significa rete combinatoria pilotata in modo fondamentale?

07. Cosa si intende per tempo di attraversamento?

Lezione 009

01. Le porte logiche AND e OR:

Nessuna delle altre opzioni

Hanno solo due ingressi

Possono solo avere un numero di ingressi multiplo di 2

Si ragruppano a due a due

02. I generatori di costanti sono reti a:

Due Ingressi

Zero Ingressi

Nessuna delle altre opzioni

Un Ingresso

03. Dimostrare (tramite un opportuno esempio) che connettendo ad albero porte NAND (oppure NOR) a due ingressi non si ottiene una generalizzazione della

funzione logica descritta per porte a due ingressi.

04. Descrizione funzionale e tabella di verità di una porta logica elementare Nand

05. Descrizione funzionale e tabella di verità di una porta logica elementare XOR

06. Descrizione funzionale e tabella di verità di una porta logica elementare Or

Lezione 010 L'immagine in

01.

figura mostra la sintesi circuitale di un:

Multiplexer

Nessuna delle altre opzioni

Decoder con enabler

Demultiplexed

Decoder

02. L'immagine in figura mostra la

sintesi circuitale di un:

Decoder

Multiplexer

Demultiplexed

Nessuna delle altre opzioni

03. L'immagine in figura mostra la sintesi circuitale

di un:

Demultiplexed

Multiplexer

Nessuna delle altre opzioni

Decoder

04. Che differenza c'é fra un decoder con enabler e un demultiplexer?

05. Cosa significa che un multiplexer è una rete combinatoria universale?

06. Definizione e sintesi circuitale di un decoder 2 to 4

Lezione 011

01. Esiste differenza fra mintermini, implicanti e implicanti principali?

Si, le differenze sono sostanziali

Si, ma le differenze sono impercettibili

No, non ci sono differenze

Si, ma non significative

02. Cosa significa sintesi in forma SP in forma canonica?

L'uscita della rete combinatoria è ottenuta come somma di prodotti e ogni prodotto contiene tutti gli ingressi

L'uscita della rete combinatoria è ottenuta come somma di prodotti e ogni somma contiene tutti gli ingressi diretti o negati

L'uscita della rete combinatoria è ottenuta come somma di prodotti e ogni somma contiene tutti gli ingressi

L'uscita della rete combinatoria è ottenuta come somma di prodotti e ogni prodotto contiene tutti gli ingressi diretti o negati

03. A cosa servono le mappe di Karnaugh?

Servono per rappresentare le leggi combinatorie e per la sintesi di reti combinatorie

Servono per rappresentare le leggi combinatorie e solo per la sintesi di reti combinatorie solo a porte AND

Non sono presenti nel programma del corso

Servono per rappresentare le leggi combinatorie e solo per la sintesi di reti combinatorie solo a porte OR

04. Cosa sono i sottocubi nelle mappe di Karnaugh?

Lezione 012

01. Nella sintesi a porte NAND di una rete combinatoria:

Si suppone di avere una rete logica combinatoria già sintetizzata come Somma di Prodotti

Si suppone di avere una rete logica combinatoria già sintetizzata come Prodotto di Somme

Non si suppone nulla

Ci vuole già una base di sintesi a porte NAND

02. Perché le porte NAND e NOR sono dette universali?

Perché ogni porta logica può essere fatta usando esclusivamente porte NOR

Perché ogni porta logica può essere fatta usando esclusivamente porte NAND (o usando esclusivamente porte NOR).

Nessuna delle altre opzioni

Perché ogni porta logica può essere fatta usando esclusivamente porte NAND

03. E' possible realizzare una porta NOT con le porte universali?

Si, solo con le porte NAND

No

Si, solo con le porte NOR

Nessuna delle altre opzioni

04. Nella sintesi a porte NOR di una rete combinatoria:

Si suppone di avere una rete logica combinatoria già sintetizzata come Prodotto di Somme

Ci vuole già una base di sintesi a porte NOR

Si suppone di avere una rete logica combinatoria già sintetizzata come Somma di Prodotti

Non si suppone nulla

05. Perché le porte NAND e NOR sono dette universali?

06. Esempio di sintesi a porte NAND (NOR) da sintesi SP (PS)

07. Differenza fra sintesi SP e PS

Lezione 013

01. Una rete sequenziale asincrona viene pilotata in maniera fondamentale se:

(Mantenuto ingresso alto per tutto il tempo che occorre alla rete per diventare stabile)

Nessuna delle altre opzioni

Se gli stati di ingresso successivi sono adiacenti

Se lo stato interno viene aggiornato dopo 20 ms

Il nuovo stato di ingresso viene fornito dopo 20 ms

02. Quali sono le differenza fra le reti sequenziali asincrone e le reti combinatorie?

Nessuna delle altre opzioni

Nessuna, in entrambi lo stato di uscita dipende dallo stato di ingresso

Nessuna, entrambe hanno degli elementi di memoria per marcare lo stato interno

Nelle reti sequenziali asincrone estitono elementi di memoria per marcare gli stati interni, nelle reti combinatorie no

03. Cosa è una rete sequenziale asincrona?

E' una rete sempre in evoluzione il cui stato di uscita dipende dallo stato di ingresso

E' una rete sempre in evoluzione il cui stato interno dipende dall'uscita precedente

E' una rete sempre in evoluzione il cui stato di uscita dipende dallo stao interno marcato e dallo stato di ingresso

E' una rete sempre in evoluzione il cui stato di ingresso dipende dallo stato interno

04. Quale è la corretta descrizione a parole del Flip-Flop SR?

Il FF-SR si comporta nel seguente modo:

- se la variabile s è alta (vale 1) e la variabile r è alta (vale 1), l'uscita viene posta al livello alto (set),

- se la variabile s è bassa e la variabile r è alta, l'uscita viene posta al livello basso (reset);

- se entrambi gli ingressi sono bassi, l'uscita mantiene il valore precedente Il comportamento della rete non è definito se entrambi gli ingressi sono alti

Il FF-SR si comporta nel seguente modo:

- se la variabile s è bassa (vale 0) e la variabile r è bassa (vale 0), l'uscita viene posta al livello alto (set),

- se la variabile s è bassa e la variabile r è alta, l'uscita viene posta al livello basso (reset);

- se entrambi gli ingressi sono bassi, l'uscita mantiene il valore precedente Il comportamento della rete non è definito se entrambi gli ingressi sono alti

Il FF-SR si comporta nel seguente modo:

- se la variabile s è alta (vale \) e la variabile r è bassa (vale 0), l'uscita viene posta al livello basso (reset),

- se la variabile s è bassa e la variabile r è alta, l'uscita viene posta al livello alto (set);

- se entrambi gli ingressi sono bassi, l'uscita mantiene il valore precedente Il comportamento della rete non è definito se entrambi gli ingressi sono alti

Il FF-SR si comporta nel seguente modo:

- se la variabile s è alta (vale 1) e la variabile r è bassa (vale 0), l'uscita viene posta al livello alto (set),

- se la variabile s è bassa e la variabile r è alta, l'uscita viene posta al livello basso (reset);

- se entrambi gli ingressi sono bassi, l'uscita mantiene il valore precedente Il comportamento della rete non è definito se entrambi gli ingressi sono alti

05. Descrivere un riconoscitore di sequenza con il suo diagramma (oppure tabella) di flusso.

06. Cosa si intende per stabilità di una rete sequenziale asincrona?

07. Disegnare il diagramma di temporizzazione del flip-flop SR.

Lezione 014

01. Quando si deve utilizzare una stato ponte nella sintesi di reti sequenziali asincrone?

Quando esistono delle transizioni fra stati interni identificati le cui codifiche non sono adiacenti

Quando non bastano i bit per le codifiche degli stati interni

Quando ci sono pochi stati interni

Nessuna delle altre opzioni

02. Quando una tabella di flusso si dice normale?

Quando partendo da ogni stato interno stabile, al variare dell'ingresso, o si rimante in tale stato, oppure si va a finire in un nuovo stato

Quando partendo da ogni stato interno al variare dell'ingresso, o si rimante in tale stato, oppure si va a finire in un nuovo stato stabile

Nessuna delle altre opzioni

Quando partendo da ogni stato interno stabile, al variare dell'ingresso, o si rimante in tale stato, oppure si va a finire in un nuovo stato stabile

03. Quando una rete sequenziale asincrona è priva di alee essenziali?

Nessuna delle altre opzioni

Si analizza la tabella di flusso che deve essere normale. Se partendo da uno stato stabile e variando di un bit lo stato di ingresso, si finisce in uno stato stabile X, e tale

stato stabile X è lo stesso nel quale si finisce variando altre due volte lo stesso bit di ingresso

Si analizza la tabella di flusso che deve essere normale. Se partendo da uno stato stabile e variando di un bit lo stato di ingresso, si finisce in uno stato stabile X, e tale

stato stabile X è diverso da quello in cui si finisce variando altre due volte lo stesso bit di ingresso

Si analizza la tabella di flusso che deve essere normale. Se partendo da uno stato stabile e variando di un bit lo stato di ingresso, si finisce in uno stato stabile X, e tale

stato stabile X è lo stesso nel quale si finisce variando un'altra volta lo stesso bit di ingresso

04. Il modello strutturale per la sintesi di reti sequenziali asincrone prevede:

La presenza di: i) una rete combinatoria A per la generazione dello stato interno successivo, ii) un meccanismo di retroazione per riportare lo stato interno attuale in

ingresso alla rete A, iii) una seconda rete combinatoria B per generale lo stato di uscita in base allo stato interno attuale

La presenza di: i) una rete combinatoria A per la generazione dello stato interno successivo, ii) un elemento di ritardo, iii) una seconda rete combinatoria B per generale

lo stato di uscita in base allo stato interno attuale

La presenza di: i) una rete combinatoria A per la generazione dello stato interno successivo, ii) un elemento di ritardo, iii) un meccanismo di retroazione per riportare lo

stato interno attuale in ingresso alla rete A, iv) una seconda rete combinatoria B per generale lo stato di uscita in base allo stato interno attuale

La presenza di: i) una rete combinatoria A per la generazione dello stato interno successivo, ii) una seconda rete combinatoria B per generale lo stato di uscita in base allo

stato interno attuale

05. Riportare la sintesi completa di un riconoscitore di sequenza 01, 11, 10

06. Descrivere il modello strutturale con ritardo per la sintesi delle reti sequenziali asincrone (Schema grafico e discussione di ciascun componente)

Lezione 015

01. Si possono eliminare i ritardi di marcatura per gli stati interni nella sintesi a porte NAND di un flip-flop SR commerciale?

Si, perché basta il ritardo introdotto dalle porte NAND

Si, perché basta il ritardo introdotto dalle porte NOT

No, è necessario inserire un livello di logica di ritardo

Nessuna delle altre opzioni

02. Quanti stati interni si utilizzano nella sintesi di un flip-flop SR commerciale?

3

2

4

1

03. Quale è la corretta descrizione a parole del Flip-Flop D-Latch?

- Il flip flop D-latch è dotato di due ingressi (p e d) ed una uscita q.

- Memorizza il valore dello stato di ingresso d (quindi, memorizza un bit) sul fronte in discesa di p (trasparenza).

- Quando p vale 1, invece, è in conservazione, cioè mantiene in uscita (memorizza) l'ultimo valore che d ha assunto.

- Quindi, il FF D-latch una rete che può trovarsi in due stati, uno nel quale ha memorizzato il valore 0 ed uno nel quale ha memorizzato il valore 1.

- Il flip flop D-latch è dotato di due ingressi (p e d) ed una uscita q.

- Memorizza il valore dello stato di ingresso d (quindi, memorizza un bit) sul fronte in salita di p (trasparenza).

- Quando p vale 0, invece, è in conservazione, cioè mantiene in uscita (memorizza) l'ultimo valore che d ha assunto.

- Quindi, il FF D-latch una rete che può trovarsi in due stati, uno nel quale ha memorizzato il valore 0 ed uno nel quale ha memorizzato il valore 1.

- Il flip flop D-latch è dotato di due ingressi (p e d) ed una uscita q.

- Memorizza il valore dello stato di ingresso d (quindi, memorizza un bit) quando l'ingresso p vale 1 (trasparenza).

- Quando p vale 0, invece, è in conservazione, cioè mantiene in uscita (memorizza) l'ultimo valore che d ha assunto.

- Quindi, il FF D-latch una rete che può trovarsi in due stati, uno nel quale ha memorizzato il valore 0 ed uno nel quale ha memorizzato il valore 1.

- Il flip flop D-latch è dotato di due ingressi (p e d) ed una uscita q.

- Memorizza il valore dello stato di ingresso d (quindi, memorizza un bit) quando l'ingresso p vale 0 (trasparenza).

- Quando p vale 1, invece, è in conservazione, cioè mantiene in uscita (memorizza) l'ultimo valore che d ha assunto.

- Quindi, il FF D-latch una rete che può trovarsi in due stati, uno nel quale ha memorizzato il valore 0 ed uno nel quale ha memorizzato il valore 1.

04. Disegnare la sintesi a porte NAND del FF-SR. Si possono eliminare i ritardi di marcatura? Perché'?

05. Riportare la temporizzazione del FF D-latch.

06. Sintetizzare un FF-SR considerando il modello strutturale ad elementi di ritardo (considerare la presenza dell'uscita affermata e negata).

Lezione 016

01. Quale è il principale problema legato al fatto che il FF D-latch è trasparente quando l'ingresso p è a 1?

Nessuno

Nessuna delle altre opzioni

Non si può memorizzare in un FF D-Latch niente che sia funzione dell'ingresso p

Non si può memorizzare in un FF D-Latch niente che sia funzione dell'uscita q

02. Cosa si intende per modello strutturale con Flip-flop SR per la sintersi di reti sequenziali asincrone?

Si tratta di un modello in cui si utilizzano i flip-flop SR come elemento di ritardo.

Si tratta di un modello in cui si utilizzano i flip-flop SR come supporto agli stati di ingresso

Si tratta di un modello in cui si utilizzano i flip-flop SR come supporto agli stati di uscita

Nessuna delle altre opzioni

03. Quali sono i vantaggi sella sintesi per reti sequenziali asincrone con modello strutturale con Flip-Flop SR?

Permette di utilizzare meno stati di interni per risolvere lo stesso problema

Nessuno, è solo una modalità diversa per marcare gli stati interni

Potrebbe non essere necessario inserire elementi di ritardo per la propagazione del nuovo stato interno e spesso il costo della sintesi finale risulta inferiore al modello

classico con elementi di ritardo

Nessuna delle altre opzioni

04. Quale è la corretta descrizione a parole del Flip-Flop D-positive edge triggered?

- Flip-Flop D-positive edge triggered è dotato di due ingressi (p e d) ed una uscita q.

- E' sensibile a d soltanto a cavallo del fronte in salita di p, per un tempo breve .

- L'ingresso d viene campionato sul fronte di salita di p.

- Per tutto il (breve) tempo in cui il Flip-Flop D-positive edge triggered è sensibile alla variabile di ingresso d, la variabile di uscita q è in corto circuito con l'ingresso d.

- L'uscita q viene adeguata al valore campionato di d mentre la rete è sensibile al valore di d

- Flip-Flop D-positive edge triggered è dotato di due ingressi (p e d) ed una uscita q.

- E' sensibile a d soltanto a cavallo del fronte di cambio di p, per un tempo breve .

- L'ingresso d viene campionato sul fronte di cambio di p.

- Per tutto il (breve) tempo in cui il Flip-Flop D-positive edge triggered è sensibile alla variabile di ingresso d, la variabile di uscita q è disconnessa dall'ingresso.

- L'uscita q viene adeguata al valore campionato di d dopo che la rete ha smesso di essere sensibile al valore di d

Nessuna delle altre opzioni

- Flip-Flop D-positive edge triggered è dotato di due ingressi (p e d) ed una uscita q.

- E' sensibile a d soltanto a cavallo del fronte in salita di p, per un tempo breve .

- L'ingresso d viene campionato sul fronte di salita di p.

- Per tutto il (breve) tempo in cui il Flip-Flop D-positive edge triggered è sensibile alla variabile di ingresso d, la variabile di uscita q è disconnessa dall'ingresso.

- L'uscita q viene adeguata al valore campionato di d dopo che la ret