Reti logiche - tracce d'esame risolte AA 2020/21/22

Prova D'esame 27/01/22

1) Algebra Booleana e Implementazione con Decoder

F = A(A+B)_C + BC + (A+BC)_C + BC_D + CD + A_BC + A_BC [P. Distributiva + DeMorgan]

= AA + BC + (A+B)_C + BC_D + CD + A_BC + _ABC^C [Complementazione + Assorb.]

= 0 + AB + C + BC_D + CD + A_BC + _ABC^C [Identità + P. Distributiva]

= AB(C + C_C) + C + BC(D + 1) + A(1 + BC_D) + B + C_D [Identità]

= AC + BC + B_C + B + C_D [P. Distributiva]

= B(A + 1) + BC + A + C_D + C_D = C [Min.]

= B + A + C_D + C [Identità]

Funzione Booleana A 4 Ingressi Di Uscita Viene Implementata con Decoder 4-16 e 1 Or

Tabella Verità

• A B C D F F = Zm(q₀, q₁, 3, ..., 16)
• 0 0 0 0 1
• 0 0 0 1 0
• 0 0 1 0 1
• 0 0 1 1 1
• 0 1 0 0 0
• 0 1 0 1 1
• 0 1 1 0 0
• 0 1 1 1 1
• 1 0 0 0 1
• 1 0 0 1 1
• 1 0 1 0 0
• 1 0 1 1 0
• 1 1 0 0 0
• 1 1 0 1 1
• 1 1 1 0 1
• 1 1 1 1 1

Prova d'esame 03/01/21 - Parte A

1) Ritardo propagazione e algebra booleana

• td_no = 0.3 ns
• td_no = 0.2 ns
• td_no = 0.1 ns
• → td_max = 10⁴ x {A₀ ... 3::B₀} = 12 ms

Funzione booleana implementata: Y = (Ā · B) + (A · (B + C))

• (Ā + B) + (A · (B + C)) [De Morgan]
• (Ā + B) + (A + (B + C)) [Doppia regola di De Morgan]
• A̅B + Ā + B + C [Complementazione]
• 1 + B + C [Distributiva]
• 1 + B(C + 1) [Identità]
• 1 + B [Identità]
• 1

2) Controllo di parità

Una funzione si dice dispari quando almeno 1 delle sue variabili in numero dispari valgono 1 ad esclusivo da funzione XOR. Una funzione pari è il complementato di una dispari. Il circuito che genera il bit di parità da trasmettere è detto generatore di parità mentre in ricezione avremo il controllo di parità.

Messaggio 3 bit - parità dispari

Equazioni ai Flip-Flop

d₃ = d₂d₁d₀

k₃ = d₀

d₂ = d₀d₁

k₂ = 0 d₀

Dinamica Fuori Convergio

Stato:

1010 → 1011 → 1000

• d₃: 0 → 1 → 0
• k₃: 0 → 0 → 0
• d₂: 0 → 0 → 0
• k₂: 0 → 0 → 0
• d₁: 1 → 1 → 0
• k₁: 0 → 0 → 0
• d₀: 0 → 1 → 0
• k₀: 1 → 1 → 1
• k₀: ? → 0 → 1

1001 → 1010 → 1111

• d₃: 0 → 1 → 0
• k₃: 1 → 0 → 1
• d₂: 0 → 0 → 1
• k₂: 0 → 0 → 0
• d₁: 0 → 1 → 1
• k₁: 0 → 0 → 1
• d₀: 0 → 0 → 0
• k₀: 0 → 1 → 1

5) Riconoscitore di sequenza 0010

Input X, Output Z

• Z=1 se sequenza 001 e input X=0
• Z=0 altrimenti

circuito tipo Mealy

• Seguire reset asincrono all'accensione
• Codifica Gray per gli stati
• Flip-flop tipo D

Diagramma di stato

• A -> B (X=0)
• A -> A (X=1)
• B -> C (X=1)
• C -> D (X=0)
• C -> B (X=1)
• D -> A (X=0/1)

Assegnazione degli stati: Gray

• A=00, B=01, C=11, D=10

Tabella di stato minimale

• Presente: A=00, B=01, C=11, D=10
• Futuro: B=01, A=00, C=11, D=10
• Uscita: Z=0/1

Mappa K

• Da: X̄B + AB
• De: XĀ + XB̄
• Z: X̄AB̄

Dettaglio circuito reset

• Schema del circuito con rete combinatoria
• Clock (ck) e reset

Costo ingressi

• 1u: 2 FF + 1 A/B 3/1
• 2: 4 A/B 2/1
• 2': Z OR 2/1

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4) Progetto circuito sequenziale

• Specifiche:
• Input: X, Y
• Output: Z
• Circuito Mealy
• Codifica One-Hot

5)

I contatori BCD sono formati da 4 flip-flop tipo D pilotati da un'opportuna rete di controllo.

CD Q_t+1

• 00 0
• 01 Q
• 10 D
• 11 1

Stati non utilizzati

• 1010, 1011
• 1100, 1101
• 1110, 1111

Tabella di stato

Stato attuale | Stato futuro | Uscita

• Q₃ Q₂ Q₁ Q₀ | Q₃ Q₂ Q₁ Q₀ | CD
• 0 0 0 0 | 0 0 0 1 | 0
• 0 0 0 1 | 0 0 1 0 | 0
• 0 0 1 0 | 0 0 1 1 | 0
• 0 0 1 1 | 0 1 0 0 | 0
• 0 1 0 0 | 0 1 0 1 | 0
• 0 1 0 1 | 0 1 1 0 | 0
• 0 1 1 0 | 0 1 1 1 | 0
• 0 1 1 1 | 1 0 0 0 | 0
• 1 0 0 0 | 1 0 0 1 | 0
• 1 0 0 1 | 0 0 0 0 | 1

Per ampliare il conteggio occorre collegare l'uscita CO con l'ingresso CI di un altro contatore BCD in cascata.

1) L'operazione di moltiplicazione per una costante è una operazione molto onerosa da realizzare.

Viene implementata con blocchi che effettuano uno scorrimento shift verso sinistra e

usando un tecnica di riempimento degli zeri,

si possono ottenere tutte le moltiplicazioni per qualsiasi valore costante, il caso più interessante

è quando abbiamo una potenza di 2.

Esempio: 7A = 4A + 2A + A (insieme di moltiplicazione e sommazione)

2) Contatore in avanti modulo 6

solo flip flop D

Circuito en avanti alto

Tabella di stato

stato presente | stato futuro

q2 q1 q0 | q2 q1 q0

0 0 0 | 0 0 1

0 0 1 | 0 1 0

0 1 0 | 0 1 1

0 1 1 | 1 0 0

1 0 0 | 1 0 1

1 0 1 | 0 0 0

Modulo 6 = 3 bit

ingresso verso flip flop D

C D | q_t+1

0 0 | 0

1 1 | 1

q_t+1 = D

Mappa di Karnaugh

q2 q1 q0 01 01 10

0 0 0 | 0

0 0 1 | 1 X

0 1 0 | X D

0 1 1 | 1 1 X

1 0 0 | X 0 X

1 0 1 | X 0

D0 = q̅0

Stati non utilizzati: 110, 111

Diagramma di stato

000 

100 

010 

110

E si dovranno predisporre stati

con configurazione il circuito

appare imprevedibile

Circuito realizzazione elemento

Anto alto

EN A Y EN = EN

0 0

0 1 A 0

1 0 Y 0

1 1 Y 1

EN (1)  Y = A

EN (0)  Y = 0

Y = EN ` A

Bisognerà mettere in andologi

alternativa delle equazioni

del flip flop

livello 6

D₀

D₁

D₂ EN

ck

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Prova d'esame 30/07/21 - A

1. Progetto Multiplexer 4-1

Tabella verità

S₁ S₀ Y0 0 Y₀0 1 Y₁1 0 Y₂1 1 Y₃

Equazione booleana

Y = S₁'S₀'Y₀ + S₁'S₀Y₁ + S₁S₀'Y₂ + S₁S₀Y₃

Per implementare una funzione booleana di n variabili utilizzo di un MUX a 2^m ingressi di selezione e 2^m ingressi dati

F = A'BC + A'C + AB

Tabella verità

A B C F0 0 0 F = C0 0 1 F = C0 1 0 F = C0 1 1 F = C1 0 0 F = C1 0 1 F = 11 1 0 F = 11 1 1 F = 1

Mi serve un MUX 4-1 con 2 selezioni