Appunti di reti logiche

RETI 9-3-23

• Algebra booleana
• Operatori fondamentali:
• AND
• OR
• NOT

• Z = X ∙ Y
• Z = X ∨ Y
• Z = nonX

Porte logiche

Diagrammi temporali (ideali):

Diagrammi temporali reali

Il ritardo può dipendere dai diversi tipi di transizione degli ingressi.Per semplicità, considero il ritardo in generale della porta.t_a + t_b = tempo di propagazione (gate delay)

Porte a più ingressi

F = A B C

C - A B ( A C B C D E F )

Porte universali (essenzialmente complete)

NAND (NOT AND)

Z = X Y

NOR (NOT OR)

Z = X + Y

Simboli delle porte

• NAND
• NOR
• XOR
• XNOR

Algebra booleana

Esistono due tipi di funzioni booleane, ad una sola uscita o multiuscita.

Un funzione booleana può essere descritta tramite: espressione booleana, tabelle di verità, diagramma logico.

Proprietà

1. Commutativa X + Y = Y + X X Y = Y X
2. Associativa X + (Y + Z) = (X + Y) + Z X (Y Z) = (X Y) Z
3. Distributiva X (Y + Z) = X Y + X Z X + Y Z = (X + Y) (X + Z)

− Primi implicanti essenziali:

implicante un prodotto a primo e valore 1 per tabla: i mintermine di comprano

raggruppamento delle indette e al orreabile.

prima implicante una variabile a primo e lettera di B al luogo ad un.

prima implicazione in più invilazione.

prima implicante un mintermine è incluso solo in un primo,

la semplificazione, adottare e un pie.

− Semplificazione di prodotto di somme

Z = (A + B)(A'C')

A + C

− Funzioni non completamente specificate

Possiedono valori di uscita non specificate per alcuni ingressi,

i "mintermini non specificati" chiamano condizioni di non specificare

oppure don’t care, indicati con un X.

X si può assegnare che valgano 1 oppure 0.

Z = AB + CD

− Controllo di parità

Una funzione si dice dispari quando vale 1 sse il numero dispari delle sue variabili vale 1.

(XOR è dispari)

Una funzione dispari a n variabili è definita dalla somma logica di 2^(n−1) mintermini

ogni quali forma un equivalente binario con numero dispari di 1.

Una funzione pari è il complementario di una funzione dispari.

Per individuare possibili errori un messaggio si usa un bit di parità.

Il circuito generala il bit di parità detto generatore di parità.

Il circuito di controllo è detto controllare di parità.

RETI 23-3-20

• Progettazione di circuiti logico combinatori
• Progettazione gerarchica

1. Progetto di un sistema digitale:
   • descrizione (specifiche comportamentali)
2. Formalizzazione (relazioni in, bitbox/solec verdi)
3. Ottimizzazione (karnaugh)
4. Implementazione
5. Verifica e Validazione

Circuito regolare, realizzabile da un piccolo numero di blocchi semplici.

Realizza il progetto di una condizione standard, facciamo due versioni una nona estandard

progettazione gerarchica, un problema complesso viene diviso in parti più semplici chiamati blocchi

Esempio: trasformatore di tanglianza a 4 bit. A, B, vettore a 4 bit del bus di ingresso.

Stammi il problema in 2 parti: CS comparatore singolo bitCF comparatore finaleE = f(C5(a,b,Cs))

La gerarchia è:

Implementazione tecnologica

La mappatura tecnologica è la trasformazione di uno sistema in uno che usi solo componenti disponibili.

Con l'attuale tecnologia le porte NAND e NOR sono più veloci e piccole rispetto a AND e OR.

NAND e NOR sono funzioni complete, possiamo fare una qualsiasi funzione.

+ sottrattore binariodifferenza M - N per il segnale di validitàes. A-B: segnale di M, complemento a 2 di N

sommatori - sottrattori binariun bit di selezione S indica se va fatta una sottrazione o addizionees: sommatore 4 bit

overflowtramite un porta XOR che riceve in ingresso il riporto della colonna dei piùsign. ed il riporto della colonna meno sign.

contrazionefunzione derivata dai particolari di funzioni generiche in cui considero applicatia alcune variabili di primo o n ingresso dei valori costanti.la contrazione viene applicata ai usciti:le variabili di usciti che le pilotano possono essere rimosse.

1. scrivere sulle equazioni nelle uscite con X.
2. se una variabile di ingresso non appare nelle rimanenti equazionirimuovere le equazioni.
3. se una variabile di ingresso non appare rimuovere la variabile.
4. ripetere (1) e (2)

Reti TDA

Architecture

Specifica l'implementazione di un schema di design

Sintassi

arch. dichiarare nome_arch di nome_entity is

begin

M1: nome_arch1;

end nome_arch1;

— Assegnazione <= = >

es.

signal a, b: std_logic;

signal vrec1, vrec2, vrec3: std_logic_vector(3 DOWNTO 0);

b <= b and a;

vrec <= vrec1 or vrec2;

vettori: devono avere lo stesso numero di bit.

<= <> <= > = * /

vrecX <= "0101"; — esadecimale

vrecX < "0" & x"1"; — parte alta e parte bassa

es. computazione

comandi

ghdl -s file.vhdl — controlla la sintassi

ghdl -a — compila il file e crea un workspace

ghdl -e entity_name — analizza l'architettura e crea il file per simulazione

ghdl -r entity_name — vedi file.vcd — — simula e salva nel file file.vcd

gtkwave file.vcd — mostra i simboli e grafici

— Costrutti

— When-else

segnalo <= espr1 when cond1 else

espr2;

deve terminare con un else incondizionato

— With-select

with espressione select

segnale <"

⚫- Impostazione flip flop gray

Tabelle di Leballo ma flip flop di tipo B

1. Ingresso sistematizzato associate ad ingresso si presentano i numerini dello stato futuro.
2. Si minimizzano le funzioni booleane (tabelle e mappe di Karnaugh)
3. ES: p. 112
4. Stato non utilizzabiliSe una tabella ha n righe con m² c’ saranno n * m utili, non utilizzabili, che possono essere tollerati sono condizioni di non penalizzazione (don't care).Il valore pegguo è riuscire a ottenere finirà anche per bloc non utilizzabili, non tornare a situazione di condizioni impossibili.
5. ES: p. 122
6. [Esercizio 4/5/20]
7. = Esercizio [8/5/20]

⚫Registri e contatori

- Registri

Un registro è un circuito di immagazzinamento, formato da flip-flop e porte logiche. Unregistro ad n bit vende n flip-flop. Viene usato un segnale di troco alto o basso (Clear)

- Esempio:

REG

- Registri ad avanzamento paralleloIl segnale di clock viene applicato a bassi gli elementi simultaneamenteSi utilizzano write un segnale di load per decidere quando consentito un ingresso.Questa temporizzazione chiama clock gating.segnale potrebbe arrivare in momenti diversi al comparat, si può trovare una distorsione il segnale di temporizzazione chiamato clock skew (problema del gating).

- Registri a scorrimentoUn registro a scorrimento . . .

E formato da flip-flop connessi, uscendo che alcuni . . . stesso clock scrive e trasferire i bit immagazzinati.

È detto chiamato Serial Input Serial Output (SISO) shift register.Si usi . . .Importante rete logica azione, anche il clock gating.