E3 1, 2, 3, 4: i 4 esercizi svolti dell'esercitazione 3 della Fiorini

E3.1 – Inverter tri-state

1. Determinare la tabella di verità del circuito.
2. Calcolare il tempo di propagazione con EN=1 ed A che commuta da 1 → 0.
3. Calcolare la potenza dinamica quando EN=1 ed A è un’onda quadra ideale (livelli 0 e 1) frequenza f_A=400kHz.

Per CONVENZIONE, salvo diversamente indicato, si assume che il livello logico "0" corrisponda ad una tensione di 0V mentre il livello logico "1" ad una tensione pari a Vdd.

DATI:

k_p = ¹/₂μ_pC_ox^W/_L = 380 μA/V²

k_n = ¹/₂μ_nC_ox^W/_L = 380 μA/V²

V_tn = |V_tp| = 1V

V_DD = 5V

C_L = 4pF

INVERTER TRISTATE

L'inverter tristate come dice la parola stessa ha 3 possibili stati:

• 0
• 1
• Z (alta impedenza)

Si usa soprattutto nelle applicazioni digitali in cui si vuole controllare se una porta logica sia attiva o meno a seconda dell'attivazione di un segnale CEN (in questo caso).

Tabella di verità: gli ingressi sono 2, quindi dovremo considerare 2² = 4 possibili combinazioni

A=EN=0: si ha che il pmos più in alto conduce, l'nmos più in basso e acceso e l'inverter, nome e acceso e l'np controllato da EN e controllato da EN. Pertanto l'uscita

Anche se risulta che:

P_D = 8 · C · V_DD² = ... pF. 25

= 4 · 10^-5 W = 40 mW

Se avesse chiesto la potenza statica avreste dovuto assicurare:

• EN = 1 (Altrimenti il tristate è OFF)
• uno dei 2 stati di A ad un valore fisso.

processo di scarica, V_out=0V

al termine delle

Si dice onde de l'ores mentolo a logica

di trasmissione trasmette bene lo 0 logico .

Per vedere se trasmette bene l'1 logico,

supponiamo che out se equivocato 0 e eseguiamo

la commutazione 0→1 in ingresso nell'ipotesi

de B=1.

A t=0^-

A partire dall'istante t=0⁺ le capacite

si carica .

E3-3

Questa volta la logica a pass transistor è sviluppata durante PROS.

Abbiamo visto che un NMOS da implementare un invertitore:

• trasmette bene lo 0 logico (se A=0, B=1 allora OUT=0)
• trasmette con una perdita di soglia l'1 logico C (come visto in E3-2, se A=1, B=1 allora OUT=V_DD-V_tn).

Per cui, per l'NMOS, lo 0 logico è 0V, l'1 logico è V_DD-V_tn.

Si può far vedere che per il PROS è il contrario, ovvero:

• trasmette bene l'1 logico C se A=1, B=1 allora OUT=1
• lo 0 logico corrisponde a 1V_pt, ovvero 1V nel nostro caso.

Osserviamo inoltre che in tecnologia CMOS non possiamo implementare direttamente una AND, perché non abbiamo nessuna combinazione di reti di pull-up e pull-down che lo consente (vedi file "porte logiche CMOS" che ti ho caricato).

Pertanto la strategia è di implementare una NAND (che sappiamo come implementare, vedi sempre quel file) seguita da un invertitore, ottenendo quindi la AND come richiesto, senza fare uso di pett transistors.

Porta NAND a 2 ingressi

La rete di pull-down (ovvero di portare V_out a 0V) è costituita da 2 NMOS in serie e quella di pull-up da 2 PMOS in parallelo.

Nota che, indipendentemente da A e B, non si ha mai un percorso conduttivo tra V_DD e massa, pertanto la potenza statica dissipata è 0W.

(b)

Come visto, se W=L (necessario perché W=0 non avrebbe molto senso) e V_in = 0 → 1, allora V_out = V_DD - V_T + ΔV > 0V. Pertanto

^V_out

Per t = 0⁺

la capacità si scarica attraverso la serie di M_n e M_p (visto che M_p è interdette, M_n e M_n sono in serie). Facciamo altresì notare che questa volta M_n è sicuramente in SAT:

M_n:

• V_GS = V_DD - 0V > V_T ON
• V_GD = V_DD - V_DD = 0 < V_T SAT