Reti Logiche - Appunti/Riassunti (iPad)

D

A C

F = ( + B ) + A (BC + C ) G = 18

Fattorizziamo nuovamente:

• D

A C D

F = ( B + ) + AC (B + ) G = 12

Fattorizziamo di nuovo:

• D

A C

F = ( + AC) (B + ) G = 10

RETI LOGICHE 5

Mappe di Karnaugh

Trasformazioni

• Decomposizione C

A

D

I termini B + e + AC possono essere definiti come due funzioni,

• rispettivamente E e H, in cui F può essere decomposta:

F = E H, D

E = B +

A C

H = + AC ( G = 10)

Queste trasformazioni riducono a 10 il numero totale delle porte impiegate,

• contro le 16 di partenza. Il circuito ha però tre livelli più il livello degli

inverter

RETI LOGICHE 6

Mappe di Karnaugh

Trasformazioni

• Sostituzione di E in F

• Ritornando alla F prima del passo finale di fattorizzazione:

A D

C D

F = ( B + ) + AC (B + ) G = 12

• Definendo , e sostituendo in F:

D

E = B +

C

A

F = E + ACE G = 10

• Questa sostituzione fornisce lo stesso numero di porte

della decomposizione

RETI LOGICHE 7

Mappe di Karnaugh

Trasformazioni

• Eliminazione

• Siano:

X = B + C

Y = A + B

A

Z = X + CY G = 10

• Eliminando X e Y da Z:

A

Z = (B + C) + C (A + B) G = 10

• Effettuando i prodotti algebrici (conversione a SOP):

A

A

Z = B + C + AC + BC G = 12

• Questa funzione ha un costo maggiore, ma fornisce una

espressione SOP per una minimizzazione a due livelli

RETI LOGICHE 8

Mappe di Karnaugh

Trasformazioni

• Minimizzazione a due livelli

• Il risultato della minimizzazione della funzione a due

livelli:

A

Z = B + C G = 4

• Questo esempio dimostra che:

• La minimizzazione può iniziare a partire da un qualsiasi

insieme di funzioni costituenti

• Aumentare il numero delle porte ad un passo intermedio

del processo di minimizzazione può portare ad un

risultato finale avente un numero minore di porte rispetto

alla funzione di partenza

RETI LOGICHE 9

Mappe di Karnaugh

Trasformazioni

• Estrazione

• Siano:

A A

B D

E = + BD

B D

H = C + BCD G = 16

• Si trovi un fattore comune e lo si definisca come funzione:

D

B

F = + BD

• L’estrazione avviene esprimendo E e H come le tre

funzioni: A

D

B

F = + BD, E = F, H = CF G = 10

• La condivisione della logica condivisa dalle due funzioni di

E e H genera un risparmio nel totale del costo G

RETI LOGICHE 10

Mappe di Karnaugh

Implementazione con NAND o NOR Progettazione di Circuiti

RETI LOGICHE 24 Combinatori

Operazioni logiche con porte NAND

44 CHAPTER 2 / COMBINATIONAL LOGIC CIRCUITS

X X

X

NOT X

X

AND XY XY

!

Y

X

OR Y X Y

X ! "

Y Progettazione di Circuiti

RETI LOGICHE 25

FIGURE 2-4 Combinatori

X X

X

NOT X

4 Operazioni logiche con porte NOR

4 CHAPTER 2 / COMBINATIONAL LOGIC CIRCUITS

CHAPTER 2 / COMBINATIONAL LOGIC CIRCUITS

X

AND XY XY

!

Y X X

X

NOT X X X

X

4 NOT X

CHAPTER 2 / COMBINATIONAL LOGIC CIRCUITS

X

X

X

OR Y X Y

X

AND XY XY

! "

AND XY XY

!

!

X X

X

NOT X

Y

Y

Y

X

X FIGURE 2-4

AND XY XY

!

Logical Operations with NAND Gates

OR Y X Y

X

OR Y X Y

X ! "

Y ! "

Y

Y Progettazione di Circuiti

RETI LOGICHE 26 Combinatori

Implementazione con NAND (NOR)

Passo 1

• Sostituire ogni porta AND o OR con l’equivalente circuito costituito da NAND (NOR)

•

Passo 2

• Eliminare tutte le coppie di NOT (in cascata)

•

Passo 3

• a) Spostare gli invertitori che si trovano tra

(i) o un ingresso al circuito o l’uscita di una porta NAND (NOR) che pilota il ramo

• e (ii) un ingresso a una porta NAND (NOR) pilotata

•

verso la porta NAND (NOR) pilotata, avendo cura di eliminare tutte le coppie di invertitori

b) Sostituire un invertitore che pilota n rami in parallelo con n invertitori ciascuno su ogni ramo

c) Ripetere i due passi precedenti (a-b) fino a quando non si ha, al più, un singolo invertitore tra un ingresso al circuito o l’uscita

di una porta NAND (NOR) che pilota il ramo e la porta NAND (NOR) pilotata

RETI LOGICHE 27

Progettazione di Circuiti Combinatori

. .

. .

. .

Implementazione con porte NAND (NOR)

.

. .

. .

.

1. Sostituire AND e OR con porte NAND (NOR) e NOT:

(a) Mapping to NAND gates

. . . .

N . . . .

. . . .

N

A O

N R

. . .

.

D . . .

. . . .

. (b) Mapping to NOR gates

2. Ripetere le seguenti azioni fino a quando c’è al più una porta NOT tra:

. .

a. l’ingresso del circuito o l’uscita di una porta NAND (NOR)

. .

. .

b. e la porta NAND (NOR) pilotata. (c) Pushing an inverter through a “dot”

. .

. .

. .

RETI LOGICHE 28

Progettazione di Circuiti Combinatori (d) Canceling inverter pairs

Implementazione NAND

RETI LOGICHE 29

Progettazione di Circuiti Combinatori

Implementazione NOR

A

A

B B 2

X

1

F

C F

C 3

D D

E E

A

(a) (b)

B

C F

D

E (c)

RETI LOGICHE 30

Progettazione di Circuiti Combinatori