Il processo di copertura
Il processo di copertura inizia da un insieme di copertura vuoto, quindi una volta individuato un implicante essenziale Pi si procede come segue:
- Si aggiunge l'implicante Pi alla copertura
- Si eliminano dalla tabella tutte le colonne coperte da Pi
- Si riesamina la nuova tabella ridotta
Quando nessun implicante risulta essere essenziale, per poter procedere si applicano i criteri di dominanza di riga e dominanza di colonna.
Dominanza di riga: La riga i domina la riga j se l'implicante Pi copre tutti i mintermini che copre l'implicante Pj più almeno uno. In tal caso, la riga dominata Pj può essere rimossa dalla tabella in quanto la eventuale scelta della riga dominante Pi coprirebbe tutti i mintermini coperti da Pj.
Dominanza di colonna: La colonna i domina la colonna j se il mintermine mj è coperto dagli stessi implicanti da cui è coperto mi più almeno uno. In tal caso, la colonna dominata mj può essere eliminata dalla tabella; infatti la
scelta di un implicante che copre il mintermine dominante mi comporta necessariamente anche la copertura degli eventuali mintermini dominanti.
6. Macchine a stati finiti
Una macchina a stati finiti è un modello matematico utilizzato come approssimazione di fenomeni fisici o astratti.
Un generico sistema è caratterizzato da un insieme di variabili che può essere suddiviso in variabili di ingresso, variabili di uscita e variabili di stato. Mentre quelle di ingresso e di uscita sono entità che possono essere osservate e misurate, quelle di stato rappresentano una condizione del sistema che permette di conoscere l'evoluzione dell'uscita a partire da una sequenza di ingresso nota: lo stato rappresenta la memoria storica del sistema.
Contrariamente a quanto avviene per le reti combinatorie, in cui l'uscita dipende solo dall'ingresso, l'uscita di una macchina a stati dipende sia dall'ingresso che dallo stato, e viene chiamata
Il contesto di utilizzo di una macchina a stati presuppone di considerare la realizzabilità come caratteristica essenziale; le macchine a stati che vengono prese in esame sono caratterizzate da un insieme finito di simboli in ingresso X, da un insieme finito di simboli di uscita Z e da un insieme finito di stati S. Parliamo quindi di macchine a stati finiti.
In una generica macchina a stati finiti, l’evoluzione dello stato è dettata da un evento; se quest’ultimo è prodotto da una sorgente indipendente di sincronizzazione la macchina è denominata sincrona mentre, nel caso in cui non lo sia, la macchina è definita asincrona. Nel contesto in cui ci si pone, gli automi considerati sono di tipo sincrono.
In questi sistemi, ovvero di macchine a stati finite sincrone, il modello di tempo adottato è quello del tempo discreto, secondo cui si assume che:
- Un modello a stati finiti è controllato da una sorgente indipendente di sincronizzazione
Una macchina sequenziale è deterministica se e solo se lo stato del sistema in cui evolve (stato nell'istante t) dipende univocamente dallo stato e dalla configurazione di ingresso all'istante di campionamento t+1.
Il ruolo dello stato può essere descritto dalle seguenti affermazioni:
- Il simbolo di uscita presente è univocamente determinato dal simbolo di ingresso presente e dallo stato presente.
- Lo stato futuro è univocamente determinato dal simbolo di ingresso presente e dallo stato presente.
Le macchine di Moore e di Mealy differiscono per il modo con cui l'uscita è formattata.
transizione dello stato: Un grafo di transizione dello stato è un grafo etichettato G=transizione: Macchina di Mealy Grafo di transizione: Macchina di Moore
- Tabella degli stati
Una tabella di transizione dello stato è costituita da una tabella che ha come indice di riga uno stato appartenente a S e come indice di colonna un simbolo di ingresso appartenente a X.
Tabella: Macchina di Moore
Tabella: Macchina di Mealy
- Bistabili
In molti sistemi digitali un aspetto di rilievo è costituito dalla necessità di memorizzare un valore, per esempio lo stato, per un tempo indefinito; gli elementi di memoria utilizzano le funzionalità combinatorie di base per ottenere questo risultato.
Gli elementi di memoria appartengono alla classe dei bistabili, in quanto sono caratterizzati da due stati stabili, ovvero valore logico 0 e stato 1.
Il passaggio da uno stato all'altro dipende da un evento esterno, in assenza del quale il valore memorizzato viene preservato senza variazioni, fintanto che il bistabile è alimentato.
- CLASSIFICAZIONE BASATA SULLA
MODALITÀ DI SINCRONIZZAZIONE
Gli elementi di memoria possono essere classificati in asincroni o sincroni in relazione al fatto che la variazione di stato possa essere ricondotta o meno ad un segnale di riferimento.
All’interno di questa seconda classe (sincroni), si può fare un’ulteriore differenziazione in sincroni al livello (latch) e sincroni sul fronte (flip-flop) in relazione a come viene percepito il legame tra il cambiamento di stato e il segnale di sincronismo.
- Latch SR sincrono
- S=1 e R=0: il bistabile si porta nello stato di set, con Q=1.
- S=0 e R=1: il bistabile si porta nello stato di reset, con Q=0.
- S=0 e R=0: lo stato del bistabile resta invariato.
La configurazione di ingresso R=1 e S=1, forza Q e Q’ ad assumere lo stesso valore Q = Q’ = 0; questa configurazione di ingresso non è ammessa poiché lo stato è unico e, per costruzione, Q è il complemento di Q’.
Tabella delle transizioni bistabile SR
Tabella
delle eccitazioni bistabile SREquazione caratteristica: Q = S + R’Qt+1 t 7. Bistabili• Latch SR sincronoUno dei problemi legati alla asincronicità è causato dal perfetto controllo che è necessario averesul valore che gli ingressi assumono nel tempo; se gli ingressi dei bistabili fossero generati da unarete combinatoria è importante che non si presentino situazioni transitorie nocive per ilfunzionamento.Per poter realizzare una specifica funzionalità è spesso indispensabile consentire l’aggiornamentodello stato solo in momenti ben definiti; questi ultimi sono legati a un segnale di sincronismoperiodico, denominato clock.Il latch sincrono ammette un cambiamento di stato solo quando il segnale di controllo, agendosull’ingresso E, abilita i segnali di ingresso.- E=1, S=1, R=0: il bistabile si porta nello stato di set, con Q=1.- E=1, S=0, R=1: il bistabile si porta nello stato di reset, con Q=0.- E=0: lo stato del bistabile| S | R | E | Q | Q(t+1) |
|---|---|---|---|---|
| 0 | 0 | 0 | Q | Q |
| 0 | 0 | 1 | Q | Q |
| 0 | 1 | 0 | Q | 0 |
| 0 | 1 | 1 | Q | 0 |
| 1 | 0 | 0 | Q | 1 |
| 1 | 0 | 1 | Q | 1 |
| 1 | 1 | 0 | Q | Non definito |
| 1 | 1 | 1 | Q | Non definito |
- C=1: il master è abilitato a cambiare stato, mentre il latch slave è disabilitato e mantiene le sue uscite stabili.
- C=0: lo slave rileva le variazioni di stato del master e le propaga, mentre il master non è attivo ed è insensibile alle variazioni sugli ingressi.
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