Paniere Calcolatori e sistemi operativi - risposte multiple

Set domande: calcolatori elettronici e sistemi operativi

Ingegneria informatica e dell'automazione (D.M. 270/04)

Docente: Ducange Pietro

Lezione 007

• 01. Le reti combinatorie sono delle reti:

  • A volte sincronizzate e a volte asincrone
  • Asincrone
  • Nessuna delle altre opzioni
  • Sincronizzate

• 02. Una variabile logica si resetta quando:

  • Resta sempre a 0
  • Transisce da 0 a 1
  • Transisce da 1 a 0
  • Nessuna delle altre opzioni

• 03. Da punto di vista funzionale, una rete logica è caratterizzata da:

  • Stati di ingresso e stati di uscita
  • Stati interni e stati di uscita
  • Stati di ingresso, stati di uscita e una legge di evoluzione nel tempo
  • Stati di ingresso e stati interni

• 04. Descrivere il problema della contemporaneità.
• 05. Quale è la differenza fra reti sincrone ed asincrone?
• 06. Cosa è la fascia di indeterminazione del segnale?
• 07. Cosa significa settare e resettare una variabile logica?
• 08. Descrivere una rete logica a livello funzionale.
• 09. Come si classificano le reti logiche?

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Ingegneria informatica e dell'automazione (D.M. 270/04)

Docente: Ducange Pietro

Lezione 008

• 01. Gli stati di ingresso di una rete combinatoria:

  • Possono cambiare solo dopo che la rete è a regime
  • Non possono cambiare
  • Possono cambiare solo dopo 20ms
  • Possono cambiare in qualsiasi momento

• 02. Cosa è una rete combinatoria?

  • Una rete il cui stato di uscita dipende dallo stato interno
  • Una rete il cui stato di uscita dipende dallo stato di ingresso e dello stato interno
  • Una rete il cui stato di uscita è indipendente dallo stato di ingresso
  • Una rete il cui stato di uscita dipende solo dallo stato di ingresso

• 03. Una rete combinatoria si dice a regime:

  • Quando oscilla
  • Quando l'uscita è stabile a fronte di un ingresso stabile
  • Quando l'ingresso non cambia
  • Quando l'uscita non cambia

• 04. La descrizione funzionale e la legge di evoluzione nel tempo di una rete combinatoria:

  • Non servono a niente
  • Sono la stessa cosa
  • Nessuna delle altre opzioni
  • Potrebbero non esserci

• 05. Quando una rete combinatoria si dice a regime?
• 06. Cosa significa rete combinatoria pilotata in modo fondamentale?
• 07. Cosa si intende per tempo di attraversamento?

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Docente: Ducange Pietro

Lezione 009

• 01. I generatori di costanti sono reti a:

  • Zero ingressi
  • Due ingressi
  • Nessuna delle altre opzioni
  • Un ingresso

• 02. Le porte logiche AND e OR:

  • Si raggruppano a due a due
  • Nessuna delle altre opzioni
  • Possono solo avere un numero di ingressi multiplo di 2
  • Hanno solo due ingressi

• 03. Descrizione funzionale e tabella di verità di una porta logica elementare XOR
• 04. Dimostrare (tramite un opportuno esempio) che connettendo ad albero porte NAND (oppure NOR) a due ingressi non si ottiene una generalizzazione della funzione logica descritta per porte a due ingressi.
• 05. Descrizione funzionale e tabella di verità di una porta logica elementare Nand
• 06. Descrizione funzionale e tabella di verità di una porta logica elementare Or

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Docente: Ducange Pietro

Lezione 010

• 01. L'immagine in figura mostra la sintesi circuitale di un:

  • Multiplexer
  • Nessuna delle altre opzioni
  • Demultiplexer
  • Decoder

• 02. L'immagine in figura mostra la sintesi circuitale di un:

  • Decoder
  • Decoder con enabler
  • Nessuna delle altre opzioni
  • Demultiplexer

• 03. L'immagine in figura mostra la sintesi circuitale di un:

  • Nessuna delle altre opzioni
  • Multiplexer
  • Demultiplexer
  • Decoder

• 04. Definizione e sintesi circuitale di un decoder 2 to 4
• 05. Cosa significa che un multiplexer è una rete combinatoria universale?
• 06. Che differenza c'è fra un decoder con enabler e un demultiplexer?

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Docente: Ducange Pietro

Lezione 011

• 01. Cosa significa sintesi in forma SP in forma canonica?

  • L'uscita della rete combinatoria è ottenuta come somma di prodotti e ogni prodotto contiene tutti gli ingressi diretti o negati
  • L'uscita della rete combinatoria è ottenuta come somma di prodotti e ogni prodotto contiene tutti gli ingressi
  • L'uscita della rete combinatoria è ottenuta come somma di prodotti e ogni somma contiene tutti gli ingressi diretti o negati
  • L'uscita della rete combinatoria è ottenuta come somma di prodotti e ogni somma contiene tutti gli ingressi

• 02. A cosa servono le mappe di Karnaugh?

  • Non sono presenti nel programma del corso
  • Servono per rappresentare le leggi combinatorie e per la sintesi di reti combinatorie
  • Servono per rappresentare le leggi combinatorie e solo per la sintesi di reti combinatorie solo a porte OR
  • Servono per rappresentare le leggi combinatorie e solo per la sintesi di reti combinatorie solo a porte AND

• 03. Esiste differenza fra mintermini, implicanti e implicanti principali?

  • No, non ci sono differenze
  • Sì, le differenze sono sostanziali
  • Sì, ma non significative
  • Sì, ma le differenze sono impercettibili

• 04. Cosa sono i sottocubi nelle mappe di Karnaugh?

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Docente: Ducange Pietro

Lezione 012

• 01. Perché le porte NAND e NOR sono dette universali?

  • Perché ogni porta logica può essere fatta usando esclusivamente porte NAND
  • Perché ogni porta logica può essere fatta usando esclusivamente porte NOR
  • Nessuna delle altre opzioni
  • Perché ogni porta logica può essere fatta usando esclusivamente porte NAND (o usando esclusivamente porte NOR).

• 02. È possibile realizzare una porta NOT con le porte universali?

  • Nessuna delle altre opzioni
  • No
  • Sì, solo con le porte NOR
  • Sì, solo con le porte NAND

• 03. Nella sintesi a porte NAND di una rete combinatoria:

  • Si suppone di avere una rete logica combinatoria già sintetizzata come Prodotto di Somme
  • Non si suppone nulla
  • Si suppone di avere una rete logica combinatoria già sintetizzata come Somma di Prodotti
  • Ci vuole già una base di sintesi a porte NAND

• 04. Nella sintesi a porte NOR di una rete combinatoria:

  • Non si suppone nulla
  • Si suppone di avere una rete logica combinatoria già sintetizzata come Somma di Prodotti
  • Si suppone di avere una rete logica combinatoria già sintetizzata come Prodotto di Somme
  • Ci vuole già una base di sintesi a porte NOR

• 05. Esempio di sintesi a porte NAND (NOR) da sintesi SP (PS)
• 06. Differenza fra sintesi SP e PS
• 07. Perché le porte NAND e NOR sono dette universali?

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Docente: Ducange Pietro

Lezione 013

• 01. Qual è la corretta descrizione a parole del Flip-Flop SR?

  • Il FF-SR si comporta nel seguente modo:- se la variabile s è bassa (vale 0) e la variabile r è bassa (vale 0), l'uscita viene posta al livello alto (set),- se la variabile s è bassa e la variabile r è alta, l'uscita viene posta al livello basso (reset);- se entrambi gli ingressi sono bassi, l'uscita mantiene il valore precedente Il comportamento della rete non è definito se entrambi gli ingressi sono alti
  • Il FF-SR si comporta nel seguente modo:- se la variabile s è alta (vale 1) e la variabile r è bassa (vale 0), l'uscita viene posta al livello alto (set),- se la variabile s è bassa e la variabile r è alta, l'uscita viene posta al livello basso (reset);- se entrambi gli ingressi sono bassi, l'uscita mantiene il valore precedente Il comportamento della rete non è definito se entrambi gli ingressi sono alti
  • Il FF-SR si comporta nel seguente modo:- se la variabile s è alta (vale \) e la variabile r è bassa (vale 0), l'uscita viene posta al livello basso (reset),- se la variabile s è bassa e la variabile r è alta, l'uscita viene posta al livello alto (set);- se entrambi gli ingressi sono bassi, l'uscita mantiene il valore precedente Il comportamento della rete non è definito se entrambi gli ingressi sono alti
  • Il FF-SR si comporta nel seguente modo:- se la variabile s è alta (vale 1) e la variabile r è alta (vale 1), l'uscita viene posta al livello alto (set),- se la variabile s è bassa e la variabile r è alta, l'uscita viene posta al livello basso (reset);- se entrambi gli ingressi sono bassi, l'uscita mantiene il valore precedente Il comportamento della rete non è definito se entrambi gli ingressi sono alti

• 02. Cosa è una rete sequenziale asincrona?

  • È una rete sempre in evoluzione il cui stato di uscita dipende dallo stato di ingresso
  • È una rete sempre in evoluzione il cui stato di uscita dipende dallo stato interno marcato e dallo stato di ingresso
  • È una rete sempre in evoluzione il cui stato di ingresso dipende dallo stato interno
  • È una rete sempre in evoluzione il cui stato interno dipende dall'uscita precedente

• 03. Quali sono le differenze fra le reti sequenziali asincrone e le reti combinatorie?

  • Nessuna, in entrambi lo stato di uscita dipende dallo stato di ingresso
  • Nessuna delle altre opzioni
  • Nessuna, entrambe hanno degli elementi di memoria per marcare lo stato interno
  • Nelle reti sequenziali asincrone esistono elementi di memoria per marcare gli stati interni, nelle reti combinatorie no

• 04. Una rete sequenziale asincrona viene pilotata in maniera fondamentale se:

  • Nessuna delle altre opzioni
  • Se lo stato interno viene aggiornato dopo 20 ms
  • Il nuovo stato di ingresso viene fornito dopo 20 ms
  • Se gli stati di ingresso successivi sono adiacenti

• 05. Cosa si intende per stabilità di una rete sequenziale asincrona?
• 06. Descrivere un riconoscitore di sequenza con il suo diagramma (oppure tabella) di flusso.
• 07. Disegnare il diagramma di temporizzazione del flip-flop SR.

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Docente: Ducange Pietro

Lezione 014

• 01. Quando una rete sequenziale asincrona è priva di alee essenziali?

  • Si analizza la tabella di flusso che deve essere normale. Se partendo da uno stato stabile e variando di un bit lo stato di ingresso, si finisce in uno stato stabile X, e tale stato stabile X è lo stesso nel quale si finisce variando un'altra volta lo stesso bit di ingresso
  • Si analizza la tabella di flusso che deve essere normale. Se partendo da uno stato stabile e variando di un bit lo stato di ingresso, si finisce in uno stato stabile X, e tale stato stabile X è lo stesso nel quale si finisce variando altre due volte lo stesso bit di ingresso
  • Nessuna delle altre opzioni
  • Si analizza la tabella di flusso che deve essere normale. Se partendo da uno stato stabile e variando di un bit lo stato di ingresso, si finisce in uno stato stabile X, e tale stato stabile X è diverso da quello in cui si finisce variando altre due volte lo stesso bit di ingresso

• 02. Quando si deve utilizzare uno stato ponte nella sintesi di reti sequenziali asincrone?

  • Quando ci sono pochi stati interni
  • Nessuna delle altre opzioni
  • Quando non bastano i bit per le codifiche degli stati interni
  • Quando esistono delle transizioni fra stati interni identificati le cui codifiche non sono adiacenti

• 03. Quando una tabella di flusso si dice normale?

  • Quando partendo da ogni stato interno stabile, al variare dell'ingresso, o si rimane in tale stato, oppure si va a finire in un nuovo stato stabile
  • Quando partendo da ogni stato interno stabile, al variare dell'ingresso, o si rimane in tale stato, oppure si va a finire in un nuovo stato
  • Nessuna delle altre opzioni
  • Quando partendo da ogni stato interno al variare dell'ingresso, o si rimane in tale stato, oppure si va a finire in un nuovo stato stabile

• 04. Il modello strutturale per la sintesi di reti sequenziali asincrone prevede:

  • La presenza di: i) una rete combinatoria A per la generazione dello stato interno successivo, ii) un elemento di ritardo, iii) un meccanismo di retroazione per riportare lo stato interno attuale in ingresso alla rete A, iv) una seconda rete combinatoria B per generale lo stato di uscita in base allo stato interno attuale
  • La presenza di: i) una rete combinatoria A per la generazione dello stato interno successivo, ii) una seconda rete combinatoria B per generale lo stato di uscita in base allo stato interno attuale
  • La presenza di: i) una rete combinatoria A per la generazione dello stato interno successivo, ii) un meccanismo di retroazione per riportare lo stato interno attuale in ingresso alla rete A, iii) una seconda rete combinatoria B per generale lo stato di uscita in base allo stato interno attuale
  • La presenza di: i) una rete combinatoria A per la generazione dello stato interno successivo, ii) un elemento di ritardo, iii) una seconda rete combinatoria B per generale lo stato di uscita in base allo stato interno attuale

• 05. Descrivere il modello strutturale con ritardo per la sintesi delle reti sequenziali asincrone (Schema grafico e discussione di ciascun componente)
• 06. Riportare la sintesi completa di un riconoscitore di sequenza 01, 11, 10

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Lezione 015

• 01. Qual è la corretta descrizione a parole del Flip-Flop D-Latch?

  • - Il flip flop D-latch è dotato di due ingressi (p e d) ed una uscita q.- Memorizza il valore dello stato di ingresso d (quindi, memorizza un bit) sul fronte in salita di p (trasparenza).- Quando p vale 0, invece, è in conservazione, cioè mantiene in uscita (memorizza) l'ultimo valore che d ha assunto.- Quindi, il FF D-latch è una rete che può trovarsi in due stati, uno nel quale ha memorizzato il valore 0 ed uno nel quale ha memorizzato il valore 1.
  • - Il flip flop D-latch è dotato di due ingressi (p e d) ed una uscita q.- Memorizza il valore dello stato di ingresso d (quindi, memorizza un bit) quando l'ingresso p vale 0 (trasparenza).- Quando p vale 1, invece, è in conservazione, cioè mantiene in uscita (memorizza) l'ultimo valore che d ha assunto.- Quindi, il FF D-latch è una rete che può trovarsi in due stati, uno nel quale ha memorizzato il valore 0 ed uno nel quale ha memorizzato il valore 1.
  • - Il flip flop D-latch è dotato di due ingressi (p e d) ed una uscita q.- Memorizza il valore dello stato di ingresso d (quindi, memorizza un bit) sul fronte in discesa di p (trasparenza).- Quando p vale 1, invece, è in conservazione, cioè mantiene in uscita (memorizza) l'ultimo valore che d ha assunto.- Quindi, il FF D-latch è una rete che può trovarsi in due stati, uno nel quale ha memorizzato il valore 0 ed uno nel quale ha memorizzato il valore 1.
  • - Il flip flop D-latch è dotato di due ingressi (p e d) ed una uscita q.- Memorizza il valore dello stato di ingresso d (quindi, memorizza un bit) quando l'ingresso p vale 1 (trasparenza).- Quando p vale 0, invece, è in conservazione, cioè mantiene in uscita (memorizza) l'ultimo valore che d ha assunto.- Quindi, il FF D-latch è una rete che può trovarsi in due stati, uno nel quale ha memorizzato il valore 0 ed uno nel quale ha memorizzato il valore 1.

• 02. Quanti stati interni si utilizzano nella sintesi di un flip-flop SR commerciale?

  • 14
  • 2
  • 3

• 03. Si possono eliminare i ritardi di marcatura per gli stati interni nella sintesi a porte NAND di un flip-flop SR commerciale?

  • No, è necessario inserire un livello di logica di ritardo
  • Nessuna delle altre opzioni
  • Sì, perché basta il ritardo introdotto dalle porte NAND
  • Sì, perché basta il ritardo introdotto dalle porte NOT

• 04. Sintetizzare un FF-SR considerando il modello strutturale ad elementi di ritardo (considerare la presenza dell'uscita affermata e negata).
• 05. Disegnare la sintesi a porte NAND del FF-SR. Si possono eliminare i ritardi di marcatura? Perché?
• 06. Riportare la temporizzazione del FF D-latch.

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Ingegneria informatica e dell'automazione (D.M. 270/04)

Docente: Ducange Pietro

Lezione 016

• 01. Quali sono i vantaggi della sintesi per reti sequenziali asincrone con modello strutturale con Flip-Flop SR?

  • Potrebbe non essere necessario inserire elementi di ritardo per la propagazione del nuovo stato interno e spesso il costo della sintesi finale risulta inferiore al modello classico con elementi di ritardo
  • Nessuno, è solo una modalità diversa per marcare