Esercizio tristate inverter Levantino esercizio E3.4

6. Inverter tri-state

Funzione dell’inverter tri-state

In alcuni casi può capitare che più porte logiche siano connesse in modo da creare conflitti. Pensiamo ad esempio a quanto accade se più porte logiche sono collegate ad un bus (linea dati) e in uno stesso istante cercano di forzare a valori diversi la tensione del bus. In questo caso si possono avere fondamentalmente tre diverse situazioni:

• a) Una delle due porte si danneggia irreparabilmente;
• b) La tensione della porta assume un valore intermedio casuale;
• c) Si realizza un collegamento a massa che genera una corrente molto elevata e di conseguenza una grande dissipazione di energia.

Per evitare questo tipo di inconvenienti si utilizza l’inverter tri-state, il quale può avere, oltre allo stato logico alto e basso, uno stato logico ad alta impedenza: ciò significa che la porta si comporta come un c.a. e quindi non forza né a “0”, e né a “1”, lo stato logico della linea dati.

Schema della porta

Lo schema elettrico dell’inverter tri-state è il seguente:

Dove “E” è l’ingresso di enable (“attivazione”): se esso vale “1”, la porta è nello stato “ad alta impedenza”, altrimenti non lo è.

Analisi della porta logica

Se abbiamo E = “0”, l’inverter nMOS più in basso è certamente spento e, analogamente, il pMOS più in alto è spento. Di conseguenza possiamo sostituire ad essi dei c.a. e osserviamo facilmente che siamo nello stato “ad alta impedenza”. Se invece E = “1”, entrambi i transistor sopra citati sono accesi e possiamo sostituire ad essi dei c.c., ottenendo come circuito equivalente un normale inverter.

Uso dell’inverter tri-state

Possiamo utilizzare l’inverter tri-state fornendo come ingresso di enable una tensione fornita da una rete di controllo, programmata per mantenere alto il valore dell’enable di una sola porta di tri-state tra quelle collegate alla linea dati (secondo opportune politiche), come mostrato nella figura seguente:

6. Inverter tri-state

Funzione dell’inverter tri-state

In alcuni casi può capitare che più porte logiche siano connesse in modo da creare conflitti. Pensiamo esempio a quanto accade se più porte logiche sono collegate ad un bus (linea dati) e in uno stesso istante cercano di forzare a valori diversi la tensione del bus. In questo caso si possono avere fondamentalmente tre diverse situazioni:

• a) Una delle due porte si danneggia irreparabilmente;
• b) La tensione della porta assume un valore intermedio casuale;
• c) Si realizza un collegamento a massa che genera una corrente molto elevata e di conseguenza una grande dissipazione di energia.

Per evitare questo tipo di inconvenienti si utilizza l’inverter tri-state, il quale può avere, oltre allo stato logico alto e basso, uno stato logico ad alta impedenza: ciò significa che la porta si comporta come un c.a. e quindi non forza né a “0“, e né a “1“, lo stato logico della linea dati.

Schema della porta

Lo schema elettrico dell’inverter tri-state è il seguente:

Dove “E” è l’ingresso di enable (“attivazione”): se esso vale “1“, la porta è nello stato “ad alta impedenza“, altrimenti non lo è.

Analisi della porta logica

Se abbiamo E = “0“, l’inverter nMOS più in basso è certamente spento e, analogamente, il pMOS più in alto è spento. Di conseguenza possiamo sostituire ad essi dei c.a. e osserviamo facilmente che siamo nello stato “ad alta impedenza“. Se invece E = “1“, entrambi i transistor sopra citati sono accesi e possiamo sostituire ad essi dei c.c., ottenendo come circuito equivalente un normale inverter.

Uso dell’inverter tri-state

Possiamo utilizzare l’inverter tri-state fornendo come ingresso di enable una tensione fornita da una rete controllo, programmata per mantenere alto il valore dell’enable di una sola porta di tri-state tra quelle collegate alla linea dati (secondo opportune politiche), come mostrato nella figura seguente:

INVERTER TRISTATE

L'inverter tristate come dice la parola stessa ha 3 possibili stati:

• 0
• 1
• Z (alta impedenza)

Si usa soprattutto nelle applicazioni digitali in cui si vuole controllare se una porta logica sia attiva o meno e senz'altro dell'abbraccio di un segnale (EN in questo caso).

Tabella di verità: gli ingressi sono 2, quindi dovremmo considerare 2² = 4 possibili combinazioni

A=EN=0: si ha che se il pmos più in alto conduce, l'nmos più in basso è interdello, come è interdello anche l'nm controllato da EN e anche il pmp controllato da EN. Pertanto l'uscita

ma si porta a 1, ma rimane fluttuante, e per questo si dice di "alta impedenza", perchè è come se fosse un aperto. In altre parole la porta logica è disabilitata.

A=EN=1. In tal caso il pilota da A non conduce, il pilota da EN conduce, un pilota da EN conduce e il pilota da A conduce. Dunque G più scriverai verso massa poichè esiste un percorso conducibile, e B=0

A=0, EN=1. È facile vedere che B si porta a 1

A=1, EN=0 è facile vedere che l'inverter è disabilitato.

A EN B

0 0 Z

0 1 1

1 0 Z

1 1 0

(B) EN è fissato a 1, per cui l'inverter è sempre abilitato qualunque sia A.

Per cui se A=0, B=1; se A=1, B=0.

Se EN fosse abilitato sempre o mai avrebbe senso schiedere tp.

Notiamo che se A=1=>0, allora B=0=>1 dunque CL si carica tramite la corrente

dai 2 PMOS collegati a VDD. I 2 PMOS sono in serie e ricordiamo che quando i

MOSFET sono in serie, la loro resistenza in ON è in serie, il che equivale a dire

che le loro conduttanze sono in parallelo, per cui:

_{Keq = ^K1・K2/K1 + K2}

Essendo nel nostro caso K₁ = K₂ = Kp, si avrà

_{Keq = ^Kp/2 = 190 μA/V²}

Assumendo come al solito che Mp sia in SAT

durante tutto il tempo di carica (abbiamo

visto in E3.3 da l'approssimazione = buona!)

possiamo dire che

I_Dp = _kp/² . (V_SG - |V_TP|)²

= _{130 μA}/^V2 . (5-1)² = 16 . 130 μA

= 3040 μA = 3,04 mA

Per cui

t_p = _{Cl . ΔV}/^I

0 -> V_SW/₂

dove ΔV è metà dell’escursione larga:

t_p = 4 pF . ( ₅/² )

= 3,3 ms

3,04 mA

È facile notare che anche qui l'ipotesi di

corrente costante è una approssimazione.