E3 3 Esercizio con porta logica a pass transistor con PMOS

E3.3 – Porta Logica con Pass Transistor

Agli ingressi A e B vengono applicati segnali digitali con livelli 0V e 3.3V.

1. Determinare la tabella della verità del circuito specificando il valore di tensione di OUT.
2. Calcolare il tempo di propagazione della porta logica quando gli ingressi commutano istantaneamente da AB=01 ad AB=11.
3. Calcolare la potenza dissipata dal circuito quando A=1 e B è un’onda quadra avente periodo T=2μs e D=50%.
4. Disegnare lo schema circuitale di una porta logica CMOS che realizzi la medesima funzione logica utilizzando solo i segnali A, B e B̅. A che valore di tensione corrisponde il valore logico basso dell’uscita?

DATI:

• |k_p| = 200 μA/V²
• V_tn = |V_tp| = 1V
• V_DD = 3.3V
• C = 0.2pF

E3-3

Questa volta la logica a pass transistor è implementata tramite PMOS.

Abbiamo visto che un NMOS da implementare un'interruttore

• trasmette bene lo 0 logico (se A=0, B=1 allora OUT=0)
• trasmette con una perdita di soglia l'1 logico C come visto in E3-2, se A=1, B=1 allora OUT=V_DD-V_tn.

Per cui per l'NMOS lo 0 logico è 0V, l'1 logico è V_DD-V_tn.

Si può far vedere che per il PMOS è il contrario, ovvero

• trasmette bene l'1 logico (se A=1, B=1 allora OUT=1)
• lo 0 logico corrisponde a 1V_tp

ovvero 1V nel nostro caso.

(c)

Come al solito, essendo il t_p molto più piccolo rispetto al periodo del segnale di ingresso, il D=50% non interviene nei calcoli. Per cui

P_D = V_DD . ΔV_out . C_L . f

        = 3,3 . 2,3 . 0,2 pF . 500 kHz

        = 760 μW

(d)

Come visto in a), implementare una AND in modo di trasmissione con pmos non ha molto senso. Non lo ha nemmeno con il NMOS, ma è sicuramente meno grave. Difatti il pmos occupa più area di un NMOS parimenti conduttivo, perché μ_n=2,5 μ_p di solito, per cui

        (^W⁄_L)_P = 2,5 . (^W⁄_L)_N.