E3 3 Esercizio con porta logica a pass transistor con PMOS

E3.3 – Porta Logica con Pass Transistor

Agli ingressi A e B vengono applicati segnali digitali con livelli 0V e 3.3V.

1. Determinare la tabella della verità del circuito specificando il valore di tensione di OUT.
2. Calcolare il tempo di propagazione della porta logica quando gli ingressi commutano istantaneamente da AB=01 ad AB=11.
3. Calcolare la potenza dissipata dal circuito quando A=1 e B è un’onda quadra avente periodo T=2μs e D=50%.
4. Disegnare lo schema circuitale di una porta logica CMOS che realizzi la medesima funzione logica utilizzando solo i segnali A, B e B̅. A che valore di tensione corrisponde il valore logico basso dell’uscita?

Dati:

• |k_p| = 200 μA/V²
• V_tn = |V_tp| = 1V
• V_DD = 3.3V
• C = 0.2pF

E3.3 – Porta Logica con Pass Transistor

Agli ingressi A e B vengono applicati segnali digitali con livelli 0V e 3.3V.

1. Determinare la tabella della verità del circuito specificando il valore di tensione di OUT.
2. Calcolare il tempo di propagazione della porta logica quando gli ingressi commutano istantaneamente da AB=01 ad AB=11.
3. Calcolare la potenza dissipata dal circuito quando A=1 e B è un’onda quadra avente periodo T=2μs e D=50%.
4. Disegnare lo schema circuitale di una porta logica CMOS che realizzi la medesima funzione logica utilizzando solo i segnali A,B e _B. A che valore di tensione corrisponde il valore logico basso dell’uscita?

DATI:

• |k_p| = 200 μA/V²
• V_tn = |V_tp| = 1V
• V_DD = 3.3V
• C = 0.2pF

E3-3

Questa volta la logica a pass transistor è svolta tramite PMOS.

Abbiamo visto che un NMOS da riposo come interruttore

• trasmette bene lo 0 logico (se A=0, B=1 allora OUT=0)
• trasmette con una perdita di soglia l'1 logico C (come visto in E3-2, se A=1, B=1 allora OUT=V_DD-V_th).

Per cui per l'NMOS lo 0 logico è 0V, l'1 logico è V_DD-V_th.

Si può far vedere che per il PMOS è il contrario, ovvero

• trasmette bene l'1 logico C se A=1, B=1 allora OUT=1
• lo 0 logico corrisponde a 1V_tpl, ovvero 1V nel nostro caso.

la dimostrazione è simile a quella vista in

Detto questo, la tabella di verità sarà la

quale di E3.2 :

• A B V_out
• 0 0 1 V
• 0 1 1 V
• 1 0 1 V
• 1 1 3,3 V

Anche questa è una AND, tuttavia il fatto che

lo 0 logico non sia 0 V non ci fa preferire

questa implementazione, ed è per questo che

alla domanda 6) chiede di disegnare lo

schema circuitale di una porta con

realizzi la medesima funzione logica. In

pratica uno degli disegni una AND

senta usare transistors, così il valore

logico dello 0 sarà 0 V invece che 1 V.

(b)

Se AB: 01 → 11 allora V_out: 1 V → 3.3 V

Il modo per calcolare il I_p non serve sempre lo stesso,

bisogna solo capire se in che regione

lavora il mos C e ci mettiamo sempre nell' I_p

di saturazione) e quanto vale la V_ds perché

ci serve nelle correnti.

A

OUT

E=0+

A = V_DD perché la commutato

a 11, ovvero V_DD, per cui

V_SG = V_DD

Sempre

I = K_p(V_DD - |V_tp|)² = 1,058 m A

ΔV = ^{3,3 - 1}/₂ = 1,15 V

da cui

t_p = ^{C_L · ΔV}/_I = 0,22 pF · ^{1,15 V}/_{1,058 mA} = 2?? ps

salvoe assoomb a

220 ps, il se ha senso

puete l'ipotesi di sovraiear è

seyuficativa, e se non lei faesse

ottenei un eesultato può gueade (e

peù verifero) quindi he senso

assoombene .

(c)

Come al solito, essendo il tp molto più piccolo rispetto al periodo del segnale di ingresso, il D = 50% non interferisce nei calcoli. Per cui

P_D = V_DD ⋅ ΔV_out ⋅ C_L ⋅ f

    = 3,3 ⋅ 2,3 ⋅ 0,2 pF ⋅ 500 kHz

    = 760 µW

(d)

Come visto in a), implementare una AND in porta di trasmissione con PMOS non ha molto senso. Non lo ha nemmeno con il NMOS, ma è sicuramente meno grave. Oltretutto il PMOS occupa più area di un NMOS parimenti conduttivo, perché µ_n = 2,5 ⋅ µ_p di solito, per cui (W/L)_P ≥ 2,5 ⋅ (W/L)_N.

Osserviamo molte se scuole cmos non possiamo implementare direttamente la AND, perché non abbiamo nessuna combinazione di reti di pull-up e pull-down che lo consente (vedi file "porte logiche cmos" che ti ho inviato).

Pertanto la strategia è di implementare una NAND C che sappiamo come implementare, vedi sempre quel file) seguita da un inverter, ottenendo quindi la AND come richiesto, senza fare uso di pass transistor.

Porta NAND a 2 ingressi

La rete di pull-down (ovvero la porta Vout a 0 V) è costituita da 2 Nmos in serie e quella di pull-up da 2 Pmos in parallelo.

Nota che, indipendentemente da A e B, non vi è mai un percorso conduttivo tra VDD e massa, pertanto la potenza statica dissipata è 0 W.