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Domande di Teoria di Calcolatori Elettronici

Risposte alle domande di teoria estratte dai testi degli appelli resi disponibili dal professore per il corso, segue il programma:

Conoscenze e abilità da conseguire
Conoscenza dei principi architetturali dei calcolatori elettronici. Unità centrale di elaborazione, unità di memoria, unità di I/O. Coprocessori e controllori periferici.

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Esame di Calcolatori elettronici T docente Prof. S. Mattoccia

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Indicare quali vantaggi derivano dalla codifica delle istruzioni adottata

dal processore DLX. Non limitarsi a descrivere il formato delle istruzioni

del DLX.

Il processore DLX utilizza un set di istruzioni RISC in cui ognuna è lunga 32 bit. Le istruzioni si di-

vidono in tre gruppo I, J ed R. Tutte cominciano con 6 bit di codice operativo a cui seguono 26 bit

di immediato con segno per le istruzioni J, 3 blocchi da 5 bit che identificano 3 registri e 11 bit di

estensione del codice operativo per le R e 2 blocchi da 5 bit che identificano 2 registri più un im-

mediato con segno a 16 bit per le I. Usando istruzioni a lunghezza fissa il DLX è in grado di otten-

erle interamente dalla memoria in un solo ciclo di clock, il parallelismo dei dati nel DLX è di 32 bit,

senza dover prima calcolare la loro lunghezza in base al codice. Nel caso di un architettura

pipelined questo permette di inserire nella pipeline un’istruzione per ciclo di clock (ipotizzando l’as-

senza di alee) infatti noto l’indirizzo dell’istruzione corrente si sa anche quello della successiva,

cioè 4 byte dopo.

Descrivere come sono gestite le alee di dato che coinvolgono lo stadio

di MEM evidenziando criticità e soluzioni.

Nel caso un’istruzione richieda l’accesso a un dato prodotto dalle istruzioni immediatamente

precedenti, che non hanno ancora completato la fase di WB, occorrerebbe stellare la pipeline

finché il RF non viene aggiornato a scapito però del CPI, una soluzione alternativa sfrutta la For-

warding Unit che riceve i dati dagli stati successivi e li retroaziona dove sono richiesti. Nel caso il

dato venga prodotto in MEM, cioè da un’istruzione LOAD, questo arriva solo verso la fine del ciclo

di clock, rischiando quindi di non rispettare i tempi di setup per il campionamento, si ricorre quindi

alla tecnica del dalayed load. Il problema non viene gestito dall’hardware, ma dal compilatore, che

cerca di inserire un’altra istruzione tra il LOAD e la successiva che non richieda il risultato del

LOAD, il compilatore in pratica cambia l’ordine delle istruzioni assembler in modo da non cam-

biarne il risultato ma di fatto eliminando l’alea, se questo non è possibile l’istruzione inserita è una

NOP.

Spiegare le differenze tra la gestione dell'Input/Output mediante polling

e interrupt evidenziando vantaggi e svantaggi di ciascuna metodologia.

La gestione di IO mediante polling prevede che il processore ogni certo periodo di tempo controlli

tutte le periferiche di IO per verificare se possono ricevere nuovi dati per l’output o hanno nuovi

dati in ingresso. Se il processore sfrutta gli interrupt ogni periferica può segnalare al processore

quando ha bisogno di essere gestita mediante un piedino del processore detto INT. Nel caso del

polling il processore deve continuamente interrompere il programma in esecuzione per gestire le

periferiche, che però almeno ogni certo periodo ti tempo vengono controllate; nel caso degli inter-

rupt invece il processore può lasciare eseguire il programma solo fintanto che non viene avvisato,

e in questo caso può decidere di ignorare la richiesta se impegnato a fare altro, perciò è possibile

che gli interrupt non vengano mai gestiti, quando decide di gestirli, siccome il piedino INT è uno

solo, deve prima interrogare un rete detta PIC che gli fornisce informazioni su quale periferica ha

generato l’interrupt e poi può gestirla, se il PIC non è presente dovrà controllare le periferiche una

a una.

Indicare come è possibile gestire la condizione di stallo di uno stadio di

un processore pipelined.

Al verificarsi di un alea, in assenza di soluzioni alternative, è necessario fermare la pipeline e las-

ciare che le istruzioni presenti vengano completate per eliminarle: in questo caso si parla di stallo

della pipeline. Una possibile soluzione consiste nel dotare ogni barriera tra gli stati di un comandi

di WE e se uno stadio deve essere stallato la barriera successiva, e tutte le precedenti, riceveran-

no WE = 0. Una soluzione migliore consiste nel progettare il processore in modo che sia possibile

non generare il clock per gli stadi da stallare. 1


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DESCRIZIONE APPUNTO

Risposte alle domande di teoria estratte dai testi degli appelli resi disponibili dal professore per il corso, segue il programma:

Conoscenze e abilità da conseguire
Conoscenza dei principi architetturali dei calcolatori elettronici. Unità centrale di elaborazione, unità di memoria, unità di I/O. Coprocessori e controllori periferici.

Programma/Contenuti
Evoluzione tecnologica dei calcolatori - Metodologie di progetto dei calcolatori elettronici - Organizzazione gerarchica dei calcolatori - Architetture RISC (con riferimento al processore DLX) e confronto con architetture CISC - Cenni sulle architetture avanzate - Memorie e decodifiche - Unità di controllo sequenziali - Unità di controllo pipelined - Gestione dell' I/O - Processore ARM


DETTAGLI
Corso di laurea: Corso di laurea in ingegneria informatica
SSD:
Università: Bologna - Unibo
A.A.: 2016-2017

I contenuti di questa pagina costituiscono rielaborazioni personali del Publisher piscoTech di informazioni apprese con la frequenza delle lezioni di Calcolatori elettronici T e studio autonomo di eventuali libri di riferimento in preparazione dell'esame finale o della tesi. Non devono intendersi come materiale ufficiale dell'università Bologna - Unibo o del prof Mattoccia Stefano.

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