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Il circuito a coppia differenziale e il feedback in modo comune

Il circuito a coppia differenziale (composto da M9 e M10) genera 2 diverse variazioni di corrente. In particolare, la variazione di corrente del dispositivo M10 viene riflessa nel dispositivo M5B e divisa in 2 variazioni di corrente quasi identiche (considerando gli effetti di mismatch) e queste ultime 2 correnti hanno l'effetto di ridurre la tensione di uscita in modo comune Voc. Grazie al meccanismo di feedback, l'uscita è lasciata con questo errore: eÈÈNÈVe Voc ToIt.

Dove T0 è il guadagno di loop del circuito di feedback in modo comune. Inoltre, questo circuito stabilizza la tensione di uscita in modo comune in DC e a frequenze più alte.

Le soluzioni viste finora garantiscono che:

  • Il punto di lavoro in DC dell'OTA sia vicino a quello desiderato (Vod=0, voc=Voc*);
  • Il meccanismo di compensazione genera una risposta in frequenza dell'OTA del primo ordine fino alla frequenza di guadagno unitario.

Vediamo ora la risposta in loop chiuso di un OTA.

with capacitive feedback, which is the most common feedback used on C-MOS OTAs. Let's consider a C-MOS OTA with capacitive feedback, in particular let's consider a single-ended OTA:

CfCsVs voleVIE

The fully-differential topology is:

Cf ClCs toolNovs llCfCs

When it is considered only variations around a DC point, both models reduces to the following model:

seeA TosCf vi eesTs tot viA A5 sva vi eA4ci Compensated OTA5 Ao 5t Wpato 0

Moreover (SS = Single Stage, TS = Two Stage):

Gm Gm Gmat.to 120Ro RoiAcoi WIIi r.gmir.eeRoCiterna

Where:

  • Gm1: trans conductance of the differential pair;
  • Ro1: output resistance of the first stage;
  • Ro: output resistance of the OTA;
  • CL' = CL+Co: parasitic capacitance at the output node of the OTA;
  • CFB: load capacitance of the feedback network: CFB=(1-beta)*Cf;

The closed loop transfer function is:

sento iLA iti sPAvs e estes ei eiesBASTs

Let's consider the case where vs(t) is a step signal: otVsVs E E Ep.li µ t

o0VsVs VsE 5ps VsVos okVos iH tiS s 5 eVs ssi ToH P.toS f s si Wpa ToI tt tsilks ftv e i Tolupo I tL CsP Cf t tCs 1Ustep CI I to1Cf t

The time response of the circuit can be seen as the product of 3 terms:

  • Ideal response;
  • Term related to the static error: when the time exponential goes to 0, this term is related to the difference between the desired output and the obtained output;
  • Dynamic error: this term is related to an error that expires after some time;

An example of plot related to the previous assumptions is the following:

Using the previous definition of the time constant tau, it can be calculated the settling time ts that is the time required for the dynamic error to become smaller than a given target epsilon_d:

tè its T lnd te

The effect of the dominant pole can be studied just observing the phase margin:

A reduced phase margin (usually less then 60º) causes ringing in the step response. This also increases the settling time ts.

Let’s consider now the

effect of the slew rate. There is a limit of the amount of current that the OTA can source or sink to/from the load capacitance: io = Cheat * CFB

The output current is: BdrToChe.tlio = lalt

The variation of the output voltage in respect to the time is limited by the maximum amount of the OTA output current. If a step signal is applied at the input of a capacitive feedback OTA, the behaviour is the following: Cf * dvi/dt = Cs * Ts * A * io/Cl

The OTA has a limited bandwidth, so it doesn't respond to a variation of the input instantaneously. The behaviour of the circuit at 0+ is: Cf * es/dt = Cs * Ts * Ceci/Cit * Ci/Cftc * CL * Di/Cs0 * Vi/step * Ceci/Cst * lit * Cftc

The input stage of an OTA is a differential pair: IB = If * vi(0+)

If vi(0+) is large enough, then the differential pair is going to be completely unbalanced, meaning that all the current flows in only one device: Isi = IB, Isa = 0

The device that turns ON (and consequently the device that remains OFF) depends on the sign of the input step signal. If all the current flows in only one device,

is no more a linear behaviour. LESSON #20

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Publisher
A.A. 2021-2022
43 pagine
SSD Ingegneria industriale e dell'informazione ING-INF/01 Elettronica

I contenuti di questa pagina costituiscono rielaborazioni personali del Publisher m.lombardo95 di informazioni apprese con la frequenza delle lezioni di Analogue integrated circuit design e studio autonomo di eventuali libri di riferimento in preparazione dell'esame finale o della tesi. Non devono intendersi come materiale ufficiale dell'università Università degli Studi di Padova o del prof Neviani Andrea.