Relazione del progetto di Elettronica dei sistemi a radiofrequenza

C CE

Su ADS, impostando la simulazione statica riportata in Figura 2, si

ottengono le curve mostrate in Figura 3 per la caratteristica del BJT.

Figura 2: Simulazione statica

3

Figura 3: Curve caratteristiche e punto di lavoro

Considerando quindi una tensione di alimentazione di 5 V , si calcola una

prima stima della resistenza di collettore R come segue:

C

−

− 5 V 3 V

V V

CC CE ≈

= 30 Ω (1)

R =

C I 70 mA

C Dopo aver aggiunto la resistenza di base R

B

ed aver suddiviso R in due resistenze, R

C C 1

e R (operazione utile per un controllo mi-

C

2

gliore e più preciso del punto di polarizza-

zione) come mostrato in Figura 4, si procede

con il tuning di questi tre parametri tramite

l’apposita funzione di ADS, al fine di otte-

nere il punto di polarizzazione desiderato,

evidenziato dal marker in Figura 3.

m1

Tale punto è stato ottenuto con i

seguenti valori per le 3 resistenze:

R = 20 Ω R = 9 Ω R = 7 kΩ

C C B

1 2

I valori ottenuti per le resistenze della

rete di polarizzazione si avvicinano a quel-

li effettivamente disponibili nella libreria dei

componenti. Per questo motivo, le resisten-

ze che verranno effettivamente saldate sul

circuito saranno le seguenti:

Figura 4: Rete di

polarizzazione completa R = 20 Ω R = 10 Ω R = 6.8 kΩ

C C B

1 2

4

3 Base del Layout

Una volta definite le resistenze di polarizzazione, si procede alla realizza-

zione di una prima versione del Layout destinato alla stampa. In questa fase

vengono considerati i footprint dei vari resistori, mentre il BJT viene sosti-

tuito con un componente dedicato che ne riproduce il reale ingombro fisico.

Inoltre, le masse presenti nello schematico vengono sostituite con opportuni

via ground posizionati quanto più vicino possibile ai terminali di riferimen-

to. Il tutto è stato dimensionato in modo da garantire una corretta stampa

compatibile con la tecnologia disponibile.

Successivamente, il Layout ottenuto è stato ottimizzato al fine di ridurne

le dimensioni complessive e minimizzare le lunghezze delle linee. Il risultato

finale è riportato in Figura 5.

Figura 5: Primo Layout

4 Modellazione Choke

L’RF Choke è un dispositivo impiegato per impedire che segnali a deter-

minate frequenze interferiscano con altri segnali di interesse. Generalmente, è

realizzato come un tratto di linea di lunghezza pari a λ/4, dove λ rappresenta

la lunghezza d’onda corrispondente alla frequenza operativa considerata, che

nel presente caso è pari a 3.5 GHz.

Il dimensionamento del dispositivo risulta quindi relativamente semplice,

tenendo conto anche della costante dielettrica relativa ε , che dipende dal

r

tipo di substrato utilizzato per la realizzazione della microstriscia.

9

·

c 0.3 10

√

√ = = 40.04 mm (2)

λ = f ε 9

· ·

3.5 10 4.5

r 5

Da quı̀, essendo il Chocke lungo un quarto di lunghezza d’onda

λ = 10.01 mm (3)

λ =

choke 4

Nel contesto del circuito in analisi, il choke si comporta come un circuito

aperto alla frequenza RF di funzionamento del dispositivo, impedendo cosı̀

il passaggio del segnale ad alta frequenza. In questo modo, non interferi-

sce con la componente continua necessaria alla polarizzazione del transistor,

permettendo il corretto funzionamento del circuito in presenza della rete di

alimentazione.

5 Studio della stabilità

A questo punto si realizza uno schematico contenente il BJT polariz-

zato correttamente secondo la rete precedentemente progettata. Per con-

sentire la caratterizzazione in frequenza del dispositivo, vengono aggiunti:

• Due DC Block (uno

in ingresso e uno in

uscita), modellati co-

me condensatori ideali

per bloccare la compo-

nente continua.

• La RF Choke sulla

linea di alimentazio-

ne, rappresentata co-

me una linea di tra-

λ , per

smissione lunga 4

isolare l’alimentazione

dal segnale RF, come

discusso nella Sezione

4.

Figura 6: Rete di polarizzazione completa La simulazione viene ese-

guita tramite il motore di

analisi S-Parameters del soft-

ware, utilizzando due terminazioni con impedenza di riferimento

TermG

fissata a 50 Ω. Lo schematico è riportato in Figura 6.

6

I parametri S, riportati in Figura 7 e 8,

−

sono valutati nell’intervallo di frequenze 1

10 GHz, in modo da includere la banda di

interesse e osservare il comportamento del

circuito anche oltre la frequenza centrale di

progetto. In particolare:

• I parametri S e S sono rappresenta-

11 22

ti sulla Carta di Smith, per analizzare

il disadattamento in ingresso e uscita.

• I moduli di S (guadagno diretto) e

21

S (guadagno inverso) sono riportati

12

su grafico in funzione della frequenza.

Viene inoltre analizzato l’andamento del fat-

tore di stabilità K e del guadagno massi-

1

mo disponibile , per valutare le condizioni di Figura 7: S e S su C.d.S.

11 22

stabilità condizionata e stimare il massimo

guadagno teorico raggiungibile. Tali risul-

tati costituiscono la base per il dimensiona-

mento delle successive reti di adattamento,

e forniscono indicazioni fondamentali sul comportamento del dispositivo nelle

condizioni operative previste.

Figura 8: Andamento del fattore di stabilità e dei parametri S e S

21 12

1 Questo valore rappresenta il guadagno massimo ottenibile quando sia l’ingresso sia

∗ ∗

l’uscita sono adattati in senso coniugato, cioè quando Γ = S e Γ = S .

S L

11 22

7

6 Load Pull

Si imposta un’analisi di tipo Load Pull al fine di determinare la resistenza

ottimale su cui chiudere in uscita l’amplificatore, ovvero il carico che consente

di massimizzare la potenza erogata dal dispositivo.

La tecnica consiste nel simulare il comportamento dell’amplificatore al

variare dell’impedenza vista in uscita, registrando per ciascuna configurazio-

ne la potenza fornita al carico. L’impedenza ottimale corrisponde a quella

che permette la massima dinamica di tensione e corrente al nodo di uscita,

e quindi la massima potenza trasferibile, compatibilmente con i vincoli di

linearità e stabilità del circuito.

Figura 9: Schematico semplificato per Load Pull

Per l’analisi è stato adottato un metodo iterativo e convergente, in cui il

circuito viene inizialmente portato al punto di compressione. A ogni itera-

zione vengono eseguiti i seguenti passaggi, facendo riferimento alla Figura 9

per lo schematico e alla Figura 10 per i risultati ottenuti:

1. Nel grafico in alto a sinistra, dove sono rappresentati i cerchi a potenza

costante, il marker viene posizionato al centro degli stessi, indivi-

m1

duando cosı̀ il punto corrispondente alla massima potenza fornita al

carico e alla relativa impedenza ottimale.

2. Si modifica la potenza disponibile in ingresso (P ) nello schemati-

AV S

co fino a raggiungere il punto di compressione, ovvero il punto in cui

8

la variazione di potenza d’uscita non è più lineare rispetto a quella

d’ingresso.

3. In base all’impedenza mostrata da si sposta il marker nel grafico

m1, m3

a destra, in modo da renderlo il più possibile coincidente con m1.

4. Si aggiorna nello schematico l’impedenza di sorgente (Z ) asse-

Sf ound

gnandole il coniugato dell’impedenza di ingresso indicata nella corri-

spondente voce a destra.

Si osserva quindi che l’impedenza di ingresso viene aggiornata in mo-

do iterativo in funzione dei valori forniti dinamicamente dal circuito stesso,

attraverso un processo di simulazione che tiene conto delle reali condizioni

operative. Questo procedimento converge progressivamente verso una confi-

gurazione stabile e coerente, che consente l’erogazione della massima potenza

possibile verso il carico.

Sulla base dei risultati ottenuti mediante questa tecnica, e in particola-

re facendo riferimento ai valori finali di impedenza di sorgente e di carico

ottenuti al termine dell’iter, vengono quindi progettate le reti di adattamen-

to in ingresso e in uscita. Tali reti sono sviluppate secondo i criteri teorici

esplicitati nel Capitolo 1.

Figura 10: Risultati del Load Pull

9

7 Reti di adattamento a π

Una volta determinate, tramite analisi Load Pull, le impedenze ottimali

in ingresso e in uscita, si procede alla progettazione delle reti di adattamento

a π, fissando un fattore di qualità Q = 3, con l’obiettivo di adattare tali

impedenze a 50 Ω.

In una prima fase, le reti sono realizzate con componenti ideali. Successi-

vamente, gli induttori sono sostituiti con tratti di linea e i condensatori con

valori disponibili nella libreria dei componenti.

7.1 Sviluppo delle reti di adattamento ideali

In Figura 11, sono riportati gli schematici relativi alle due reti a π per

l’adattamento. In particolare:

• Rete di ingresso: progettata per ottenere l’impedenza necessaria a

garantire il massimo trasferimento di potenza in ingresso all’amplifica-

tore. −

Impedenza di ingresso da realizzare : 23.47 j40.86Ω

Si osservi che questo valore è esattamente pari al complesso coniugato di

quello ottenuto nei risultati del Load Pull nella voce Input Impedance

(Figura 10).

• Rete di uscita: progettata per ottenere l’impedenza ottima, ossia

quella per cui viene dissipata la massima potenza possibile sul carico

Impedenza di uscita da realizzare : 25.162 + j14.183Ω

In questo caso invece, a differenza di quello precedente, l’impedenza

da realizzare è esattamente quella riportata nella voce Impedance at

(Figura 10).

marker m3 Figura 11: Reti di adattamento ideali

10

7.2 Sviluppo delle reti di adattamento reali

In Figura 12, sono riportate le soluzioni reali ottenute implementando le

induttanze come tratti di linea poste a massa tramite via ground e con valori

di capacità compatibili con quelli effettivamente disponibili in laboratorio.

Figura 12: Reti di adattamento reali

Per quanto riguarda la scelta dei valori, sono state seguite le seguenti

modalità:

• Condensatori: i valori di capacità richiesti dalle reti di adattamento

risultavano prossimi a 1 pF . Pertanto, si è deciso di fissarli a tale

valore, in quanto rappresentava la soluzione commerciale disponibile

più vicina.

• Induttori: in questo caso, essendo implementati come segmenti di

linea di trasmissione, è stato possibile modellarne accuratamente le

dimensioni mediante il circuito mostrato in Figura 13.

Figura 13: Circuito di test per induttori

11

7.3 Risultati ottenuti dalle simulazioni

A seguito delle approssimazioni introdotte