Paniere + inedite Architettura dei calcolatori

C​

Individuare l'istante in cui avviene il cambiamento di stato della Rete Sequenziale

con la scrittura dei registri, e assicurare la stabilità dei valori dei segnali calcolati

La relazione che lega la Frequenza con la Durata di un segnale periodico è:​

C​

Frequenza = 1 / Durata

La Frequenza di un segnale periodico è data da:​

A​

Il numero di ripetizioni del periodo che si verificano nell'unità di tempo

L'unità di misura della Frequenza di un segnale periodico, denominata Hertz e

rappresentata dal simbolo Hz, è riferita a:​

B​

Il numero di ripetizioni del periodo che si verificano in un secondo

La frequenza di un segnale periodico data da un Giga Hertz corrisponde al

valore:​

D​

1 GHz = 10⁹ cicli al secondo

La tecnica di Temporizzazione sensibile ai fronti utilizzata per sincronizzare

una Rete Sequenziale sceglie uno dei fronti del segnale di clock (di salita o di

discesa), detto "fronte attivo", come istante di tempo in cui:​

A​

Memorizzare il cambiamento di stato nei registri della Rete Sequenziale

Lo schema in figura rappresenta la strutturazione di base del circuito che

implementa:D Una Rete Sequenziale

I dispositivi di memorizzazione posti all'interno della Unità Centrale di

Elaborazione a ciclo singolo del MIPS (CPU) sono:​

B​

Il registro Program Counter ed il blocco dei 32 Registri del processore

L'implementazione della Unità Centrale di Elaborazione (CPU) in base

all'approccio a ciclo singolo richiede che:​

A​

Le operazioni relative alla esecuzione di una istruzione devono avvenire tutte

durante un unico ciclo di clock

La temporizzazione sensibile ai fronti della Unità Centrale di Elaborazione

(CPU) richiede che:​

C​

Il cambiamento di stato determinato dalla scrittura dei registri deve avvenire

nell'istante di tempo individuato dal fronte di salita o di discesa scelto come fronte

attivo del segnale di clock

La fase di Prelievo con cui inizia l'esecuzione di ogni istruzione consiste nella:​

C​

Lettura in Memoria della sequenza binaria che rappresenta l'istruzione in Linguaggio

Macchina

L'indirizzo di accesso in Memoria utilizzato nella fase di prelievo dell'istruzione

è contenuto:​

B​

Nel registro Program Counter

La lettura anticipata di due Registri del processore, fatta dopo la fase di

Prelievo mentre l'Unità di Controllo calcola il valore dei segnali di controllo, è

effettuata allo scopo di:​

A​

Ridurre il tempo di esecuzione delle istruzioni che richiedono la lettura degli

operandi nei Registri

Se l'istruzione in esecuzione non richiede operandi, la lettura anticipata dei

due Registri, fatta dopo la fase di Prelievo mentre l'Unità di Controllo calcola il

valore dei segnali di controllo, risulta:​

D​

Inutile, ma non determina spreco di tempo perché è effettuata contemporaneamente

ad altre operazioni necessarie per l'esecuzione dell'istruzione

Quando l'Unità di Controllo termina il calcolo dei valori dei segnali di controllo

l'esecuzione dell'istruzione viene completata dalla Unità di Elaborazione Dati

effettuando:​

C​

Le operazioni relative all'istruzione e la scrittura dei registri

L'Unità Centrale di Elaborazione (CPU) è una Rete Sequenziale costituita da:​

B​

L'Unità di Controllo e l'Unità di Elaborazione Dati (datapath)

Lo schema riportato in figura rappresenta: D

La struttura del circuito della Unità Centrale di Elaborazione (CPU) a ciclo singolo

dell'Architettura MIPS per le istruzioni lw, sw, beq, Aritmetico-Logiche con Formato di

Tipo R, e le sue connessioni con la Memoria

Nello schema in figura le notazione Istruzioni[25-21] e Istruzioni[20-16]

rappresentano: A

I due campi di 5 bit che forniscono gli indirizzi degli operandi da leggere

anticipatamente nei Registri del processore

Lo schema in figura rappresenta la parte del circuito della CPU MIPS a ciclo singolo

coinvolta in: Fase di Prelievo dell'istruzione da eseguire

Nello schema in figura, quando si ha il valore del segnale di controllo

Branch=1 e il segnale generato dall'ALU Zero=0 il multiplexer seleziona:

B

L'indirizzo dell'istruzione successiva a quella in esecuzione calcolato dal Sommatore

ed inviato sull'ingresso dati 0

Nello schema in figura il multiplexer seleziona l'indirizzo con cui aggiornare il

Program Counter scegliendo tra:B

L'indirizzo dell'istruzione successiva a quella in esecuzione e l'indirizzo di salto

condizionato da usare nell'esecuzione dell'istruzione beq

Nello schema in figura la notazione Istruzione[31-26] rappresenta:B

I 6 bit del campo Codice Operativo dell'istruzione in esecuzione inviati in input alla

Unità di Controllo

Lo schema in figura rappresenta la parte del circuito della CPU MIPS a ciclo

singolo coinvolta in:C

Lettura anticipata dei due Registri del processore i cui contenuti possono costituire

operandi dell'istruzione in esecuzione

Nello schema in figura, quando si ha il valore del segnale di controllo

Branch=0 il multiplexer seleziona:C

L'indirizzo dell'istruzione successiva a quella in esecuzione calcolato dal Sommatore

ed inviato sull'ingresso dati 0

Lo schema in figura rappresenta la parte del circuito della CPU MIPS a ciclo

singolo coinvolta in:C

Aggiornamento del Program Counter con l'indirizzo della prossima istruzione da

eseguire

Nello schema in figura, quando si ha il valore del segnale di controllo

Branch=1 e il segnale generato dall'ALU Zero=1 il multiplexer seleziona:D

L'indirizzo di salto condizionato inviato sull'ingresso dati 1 dalla parte del circuito

della CPU che lo calcola

I 32 bit contenuti nel Program Counter forniscono:​

D​

L'indirizzo del primo dei 4 Byte della parola di Memoria che contiene l'istruzione da

eseguire rappresentata in Linguaggio Macchina

Nell'implementazione delle istruzioni Aritmetico-Logiche di Tipo R l'indirizzo

del registro in cui viene scritto il risultato è nel campo:​

B​

Istruzione[15-11] dell'istruzione letta dalla Memoria

Per le istruzioni Aritmetico-Logiche MIPS di Tipo R la lettura anticipata dei

Registri del processore è una ottimizzazione del tempo di esecuzione perché:​

A​

Fornisce sui terminali output Dato letto 1 e Dato letto 2 i valori dei due operandi

dell'ALU contenuti nei Registri con indirizzi nei campi Istruzione[25-21] e

Istruzione[20-16]

Nella parte della CPU a ciclo singolo relativa alle istruzioni Aritmetico-Logiche

MIPS di Tipo R riportata in figura, con il valore del segnale di controllo

MemtoReg=0 il multiplexer seleziona:Il risultato calcolato dall'ALU come Dato da

scrivere nel registro

Nella parte della CPU a ciclo singolo relativa alle istruzioni Aritmetico-Logiche

MIPS di Tipo R riportata in figura, il multiplexer controllato dal segnale RegDst

seleziona:L'indirizzo del Registro del processore in cui scrivere

Nella parte della CPU a ciclo singolo relativa alle istruzioni Aritmetico-Logiche

MIPS di Tipo R riportata in figura, i 4 bit del segnale Controllo ALU forniscono:

I valori dei segnali di controllo Ainvert, Bnegate, OperazioneS1S0 che stabiliscolo

l'operazione che l'ALU deve eseguire

Nella parte della CPU a ciclo singolo relativa alle istruzioni Aritmetico-Logiche

MIPS di Tipo R riportata in figura, con il valore del segnale di controllo

RegDst=1 il multiplexer seleziona:Il contenuto del campo di 5 bit Istruzione[15-11]

come indirizzo del Registro del processore in cui scrivere il Dato

Nella parte della CPU a ciclo singolo relativa alle istruzioni Aritmetico-Logiche

MIPS di Tipo R riportata in figura, il multiplexer controllato dal segnale AluSrc

seleziona:C

Il secondo operando dell'ALU

Lo schema in figura rappresenta la computazione che si svolge nella parte del

circuito della CPU MIPS a ciclo singolo relativa a:C

Istruzioni Aritmetico-Logiche di Tipo R

Nella parte della CPU a ciclo singolo relativa alle istruzioni Aritmetico-Logiche

MIPS di Tipo R riportata in figura, con il valore del segnale di controllo

AluSrc=0 il multiplexer seleziona:D

Il contenuto del Registro del processore letto in anticipo disponibile sul termiminale

output Dato letto 2 come secondo operando dell'ALU

Nella parte della CPU a ciclo singolo relativa alle istruzioni Aritmetico-Logiche

MIPS di Tipo R riportata in figura, il multiplexer controllato dal segnale

MemtoReg seleziona:D

Il Dato da scrivere nel Registro del processore

Nella parte della CPU a ciclo singolo relativa all'istruzione STORE word riportata in

figura, il multiplexer controllato dal segnale AluSrc effettua la selezione:

A

In base al valore AluSrc=1, che instrada in output il valore nel campo Istruzione[15-0]

Esteso di segno a 32 bit, come operando dell'ALU

Nella parte della CPU a ciclo singolo relativa all'istruzione LOAD word riportata in

figura, il multiplexer controllato dal segnale MemtoReg effettua la selezione:

A

In base al valore MemtoReg=1, che instrada in output il valore letto in Memoria

attivando la lettura con MemRead=1, come dato da scrivere nel Registro del

processore

Nella parte della CPU a ciclo singolo relativa all'istruzione LOAD word riportata in

figura, l'indirizzo di accesso in Memoria proviene:

A

Direttamente dal terminale output dell'ALU che fornisce il risultato dell'addizione del

contenuto nel Registro Base con indirizzo nel campo Istruzione[25-21] con il valore

dell'Offset contenuto nel campo Istruzione[15-0] Esteso di segno a 32 bit

Nella parte della CPU a ciclo singolo relativa all'istruzione STORE word riportata in

figura, il valore del Dato da scrivere in Memoria proviene: Direttamente dal terminale

output Dato letto 2 del blocco dei Registri, che fornisce il contenuto del registro di

indirizzo Istruzione [20-16] letto anticipatamente, e la scrittura è attivata con

MemWrite=1

Lo schema in figura rappresenta la computazione che si svolge nella parte del

circuito della CPU MIPS a ciclo singolo relativa a: Esecuzione dell'struzione Store

word

Lo schema in figura rappresenta la computazione che si svolge nella parte del

circuito della CPU MIPS a ciclo singolo relativa a:Esecuzione dell'istruzione Load

word

Per l'istruzione di salto condizionato su uguaglianza BEQ l'implementazione

della regola per il calcolo dell'indirizzo di salto è data da: il valore contenuto nel

Program Counter addizionato al numero di istruzioni da saltare contenuto nel campo

Istruzione[15-0] esteso di segno a 32 bit e shiftato a sinistra di 2 posizioni.​

Per l'istruzione di salto condizionato su uguaglianza