Reti logiche - Esercizi risolti e proposti di Reti Logiche

CK

Circuito Tabella di verità

D CK Q Q’

D

D Q

D - -

Slave

Master - 0 Q Q’

latch

latch - -

- 1 Q Q’

C

C Q'

CK ↓ 0 1

0 ↓

1 1 0 Pag. 57

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6.2.2 Flip-Flop D Pulse-Triggered

Simbolo Tabella di verità

D Q D CK Q Q’

- -

- 0 Q Q’

- -

- 1 Q Q’



0 0 1

CK Q'  1 0

1

Può essere realizzato mediante un FF-D-negative-

edge-triggered, vincolando l’ingresso D a non variare durante l’impulso su CK.

6.2.3 lip-Flop JK Edge-Triggered

Positive edge-triggered

Circuito Tabella di verità

Q J K CK Q Q’

J - -

- - 0 Q Q’

K - -

- - 1 Q Q’

- -

↑ Q

0 0 Q’

Q'

CK ↑

0 1 0 1

↑

1 0 1 0

- -

↑ Q’

1 1 Q

6.2.4 Flip-Flop JK Pulse-Triggered

Simbolo Tabella di verità

D CK Q Q’

Q

J - -

- - 0 Q Q’

K - -



0 0 Q’

Q



0 1 0 1

CK Q' 

1 0 1 0

- -

 Q’

1 1 Q Pag. 58

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6.3 Vincoli temporali

Il corretto funzionamento di latch e flip-flop viene garantito dal rispetto, da parte degli

ingressi, di

• t : tempo di set-up. Intervallo di stabilità prima del latching-point (per i latch), del

s

fronte o del termine dell’impulso attivo del clock (per i flip-flop)

• t : tempo di hold. Intervallo di stabilità dopo il latching-point (per i latch), del

h

fronte o del termine dell’impulso attivo del clock (per i flip-flop)

• t : durata minima di un impulso.

w

• t : tempo di propagazione. Può essere fornito tra ingresso di dato e uscita (es. DQ)

p

per i latch o tra fronte attivo del clock e uscita (per i flip-flop). Pag. 59

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1. Sia dato il circuito in figura. Supponendo per il D latch ts = 3ns, th = 2ns, tp = 6

ns, per la porta XOR tp,min = 4ns, tp,max = 6ns, si completi il diagramma

temporale relativo ai segnali Q ed O.

0 10 20 30 40 50 60 70 80

CK

O

I D Q I

D-latch Q

CK O

campionamento sul fronte di

discesa di CK. setup e hold

rispettati !

sempre

2. Sia dato il circuito in figura. Supponendo per il flip-flop ts = 5ns, th = 5ns, tpDQ'

= 10 ns, per la porta XOR tp,min = 3ns, tp,max = 6ns, si calcolino ts e th relativi

all'ingresso I, e tpIO

.

I D Q

D-ff

CK Q' O Pag. 60

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3. Sia dato il circuito in figura. Supponendo per il flip-flop ts = 4ns, th = 3ns, per il

flip-flop e per le porte tp,min=4ns, tp,max=6ns, si calcolino set-up e hold per

l'ingresso I riferiti a CK. D Q

I D-ff Q' O

CK

ts,I = ................................................

th,I = ................................................

4. Sia dato il circuito in figura. Supponendo per il flip-flop ts = 3ns, th = 2ns, per il

flip-flop e per le porte tp,min=1ns, tp,max=3ns, si calcoli la massima frequenza

di lavoro per CK, assumendo un duty-cycle del 25%. La risporta va giustificata

mediante passaggi intermedi. D Q

I D-ff Q'

CK

fmax = ................................................ Pag. 61

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5. Sia dato il circuito in figura. Supponendo per il flip-flop D ts = 2ns, th = 2ns, e

assumendo tempi di propagazione nulli per il FF e la porta EXOR, si completi il

diagramma temporale relativo ai segnali Q ed O.

0 10 20 30 40 50 60 70 80

CK

O

I D Q I

D-ff Q

CK O

6. Sia dato il circuito in figura. Supponendo per i registri A, B ts = 4ns, th = 2ns, tp = 5ns, per le reti

combinatorie i ritardi riportati in tabella, si calcolino i tempi di set-up e hold per gli ingressi I e J

rispetto a CK, dicendo a quale transizione di CK (0-1, 1-0 o entrambe) si fa riferimento. Si

calcoli inoltre,supponendo per il clock un’onda quadra di duty cycle 50%, la frequenza massima

di funzionamento del circuito. RC4

X[7..0]

J[7..0] RC2 B[7..0]

RC3 S[7..0]

I[7..0 A[7..0]

RC1 Y[7..0

N

CK N1

t t

min MAX

RC1,RC3 5 ns 15 ns

RC2,RC4 8 ns 20 ns

N,N1 2 ns 5 ns

ts,I = ............................................................ th,I = .................................................................

ts,J = ............................................................ th,J = .................................................................

f = .......................................................................

Max Pag. 62

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Circuiti sequenziali asincroni - esercizi

1. Sia data la seguente tabella delle transizioni di un circuito sequenziale asincrono.

00 01 11 10

A A,1 B,1 C,- A,0

B A,1 B,1 B,0 B,1

C C,0 C,0 C,1 B,1

Si effettui la codifica degli stati in modo da evitare corse critiche e da

minimizzare il numero di variabili di stato.

2. Sia data la seguente tabella delle transizioni di un circuito sequenziale asincrono.

00 01 11 10 00 01 11 10

A A,1 B,1 C,- A,0

B - B,1 B,0 D,-

C C,0 C,1 C,0 E,1

D A,1 D,0 - E,1

E - - B,0 E,1

La si minimizzi mediante fusione degli stati equivalenti e pseudo-equivalenti.

3. Sia data la seguente tabella delle transizioni di un circuito sequenziale asincrono.

Si dica se tale tabella presenta stati fusibili (in caso affermativo se ne effettui la

fusione). Si dica poi se sono presenti corse critiche (in caso affermativo vengano

eliminate). 00 01 11 10 00 01 11 10

00 01,0 00,0 00,0 00,0 00

01 01,0 11,0 - 10,- 01

11 10,0 11,0 00,0 - 11

10 10,0 11,0 10,0 10,1 10 Pag. 63

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7. Macchine a Stati Finiti

(FSM: Finite State Machine)

7.1 Modello di Macchina a Stati Finiti (circuito sequenziale

sincrono sincronizzato) Z

X RC: rete combinatoria

X: ingressi primari

Y: ingressi secondari

RC (stato presente)

Y F Z: uscite primarie

F: uscite secondarie

(stato futuro)

CK: segnale di sincronismo

RS (clock)

RS: registro di stato

(temporizzato da CK)

CK

Z = Z (X , Y )

t t t

= Y (X , Y )

F

t t t

Y = F

t t-1

7.2 Classificazione

A seconda del tipo di rete combinatoria, classifichiamo le FSM secondo il seguente

schema:

7.2.1 FSM di tipo I

• Macchine di Mealy Z

X RC

Z F

Y RC

F

RS

CK

= F

Y

t t-1

Z = Z (X , Y )

t t t

F = Y (X , Y )

t t t Pag. 64

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• Macchine di Moore Z

RC

Z

X F

RC

F

Y RS

CK

= F

Y

t t-1

Z = Z (Y )

t t

F = Y (X , Y )

t t t

7.2.2 FSM di tipo II

Una FSM di tipo II si ottiene da una di tipo I (in genere macchina di Mealy) i cui

ingressi primari (X) sono ritardati da un registro (RI: registro di ingresso)

temporizzato dallo stesso clock del registro di stato. In pratica, si fa in modo che gli

ingressi primari della FSM di tipo (X’) I siano i valori di X prima dell’ultima fase di

clock (la stessa che ha determinato lo stato presente).

Z

X X’

RI RC F FSM di tipo I

Y RS

CK

= X

X’

t t-1

Y = F

t t-1

Z = Z (X’ , Y ) = Z (X , Y )

t t t t-1 t

F = F (X’ , Y ) = F (X , Y )

t t t t-1 t Pag. 65

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7.3 Sintesi di FSM semplici

• Grafo degli stati: grafo nel quale ad ogni nodo corrisponde uno stato, ad ogni arco

→

una transizione stato presente stato futuro. Direttamente sul grafo si possono

riconoscere gli eventuali stati equivalenti e ridurli.

• 1

Codifica degli stati e generazione delle funzioni F(X,Y), Z(X,Y)

• Sintesi di F e Z come reti combinatorie

7.3.1 Grafi degli stati di FSM

I nodi sono del tipo

• FSM di tipo I - macchine di Moore nome dello stato

valore di Z

A

/ 01 valore di X

11

-0 01 stato futuro (F)

• FSM di tipo I - macchine di Mealy nome dello stato

valore di X / valore di Z

A 11/00 stato futuro (F)

01/10

-0/00

• FSM di tipo II nome dello stato

A valori di X

00 01 10 11 valori di Z

00 10 00 00 stato futuro (F)

1 Si noti che non ci sono problemi di corse critiche e quindi di ricerca delle adiacenze tra stati. Pag. 66

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La topologia del grafo può essere di due tipi

• Jumping window. Il grafo è organizzato in n righe. Da ogni stato della i-esima riga

si passa (come stato futuro) ad uno stato della (i+1)-esima riga. Dall’ultima riga si

torna alla prima. Ad esempio riconoscitori di sequenze con periodicità fissa.

• Sliding window. Da ogni nodo del grafo si può andare (come stato futuro) in

qualunque altro nodo (compreso il nodo stesso). Ad esempio riconoscitori di

sequenza nei quali una sequenza può essere interrotta e ricominciare

immediatamente. Pag. 67

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7.4 Esercizi risolti

7.4.1 Riconoscitore di permanenze

Si rappresenti il diagramma degli stati di una macchina di Moore avente un ingresso X

ed un’uscita Y la quale, normalmente a 0, valga 1 se negli ultimi 2 cicli di clock

l’ingresso X non è variato (0-0 oppure 1-1). Si ipotizzi che al reset la X sia stata

precedentemente stabile al valore 0.

7.4.1.1 Soluzione reset

A/1 B/1

1 0

0 1

0 1

0

C/0 D/0

1

Al generico istante t la macchina si trova nello stato A se X = X = 0, nello

t-1 t-2

= X = 1, in C se X = 0, X = 1, in D se X = 1, X = 0.

stato B se X

t-1 t-2 t-1 t-2 t-1 t-2

Il grafo è di tipo sliding window.

7.4.2 Riconoscitore di multipli

Si rappresenti il diagramma degli stati di una macchina di Mealy avente un ingresso X

sul quale si acquisiscono serialmente cifre esadecimali (4 bit a partire dal più

significativo: MSB first), ed un’uscita Z normalmente a 0, che va ad 1 ogni volta che

la cifra ac