Sistemi elettronici programmabili - Esercizi sulla descrizione di circuiti in verilog

ESERCIZI SULLA DESCRIZIONE DI CIRCUITI IN VERILOG

1. Introduzione
2. Circuiti combinatori
3. Circuiti sequenziali
4. Macchine a stati finiti

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ESERCIZI SULLA DESCRIZIONE DI CIRCUITI IN VERILOG

1. Introduzione
2. Circuiti combinatori
3. Circuiti sequenziali
4. Macchine a stati finiti

ESERCIZI SULLA DESCRIZIONE DI CIRCUITI IN VERILOG

1. Introduzione

Gli esercizi proposti vegliono essere realizzati utilizzando il sistema di sviluppo e di simulazione associato al corso ... .

Se specificatore essete svolto affrontando le fasi di:

• descrizione dell'architettura a livello di disegno delle interfacce e di disegno dei segnali fino alla scelta dei cilenti e del livello del segnale.
• descrizione del disegno delle connessioni del circuito realizzando ... dati dell’istruzione relativi alla descrizione della funzione da utilizzare per verificare la correttezza del circuito realizzano ….
• simulazione post elaborazione (gate level);
• esecuzione sperimentale; (Board livello);

Sistemi: 1 devi applicare e rappresentare lo stesso progetto entro i sistemi di testai, sperimentalmente su una scheda Altera DE2. In quest'ultimo caso, per la visualizzazione dei dati, i gruppi CycloneII presenti sulla board si devono collegare con i dispositivi riassunti nelle seguenti tabelle:

• piazzamento; qui puoi trovare la configurazione dei led; CycloneII presentato del segnale il clock pesenti sulla board, sui pulsanti e sue e 7 segmenti sul display.
• tasti: premere il pulsante per accedere alle stringhe di informazioni;
• visualizzazione è visualizzabile che possibilità sulla desita dei circuiti; le 3 uscite, i led;
• display viene fatto ... sui 7 segmenti;

KEY[0] KEY[1] KEY[2] KEY[3] SW[0] SW[1] SW[2] SW[3] SW[4] SW[5] SW[6] SW[7] SW[8] SW[9] SW[10] SW[11] SW[12] SW[13] SW[14] SW[15] LEDR[0] LEDR[1] LEDR[2] LEDR[3] LEDR[4] LEDR[5] LEDR[6] LEDR[7] LEDR[8] LEDR[9] LEDR[10] LEDR[11] LEDR[12] LEDR[13] LEDR[14] LEDR[15]

• 7 LEDs;
• Def rilasciati per ciascun display;

In quest'ualo dimostrerà un sede possibilità visualizzare tre uscite di calcolatore della scheda informatizzati; per esempio utilizzando della gestione. Al con la scheda formatori, per consegnare sulla scheda Formatrix inseriti.

P.E. I dati dell’istruzione. Appeso sono fornatii in fondo del pad che sono collegabili con componenti presenti sulla scheda per 1 seguente utiliziamo ...

Tavola uno dei pad che sono collegabili con Componenti presenti sulla scheda, nel frequente utilizzo ...

Sign. Name P.FGA Pin Sign. Name P.FGA Pin EP1C6 SW0 P.FGA: PIN A1 EP1C6 SW1 P.FGA: PIN A2 EP1C6 SW2 P.FGA: PIN A3 EP1C6 SW3 P.FGA: PIN A4 EP1C6 SW4 P.FGA: PIN A5 EP1C6 SW5 P.FGA: PIN A6

5. Il linguaggio Verilog HDL

I segmenti del display sono numerati come mostrato in Figura e sono attivi bassi (si accendono quando il livello logico applicato è ‘0’).

Figura: Numerazione dei lati dei display a sette segmenti utilizzano nelle esercitazioni.

2. Circuiti combinatori

3.1. Si realizzi un circuito, denominato decoder, il cui ingresso è costituito da un insieme di tre bit (_c2, _c1, _c0) e le cui uscite, descriventi in codice one-hot uno degli otto seguenti stati numerici (A, B, C, D, E, F, G, H, rispettivamente 000, 001, 010, 011, 100, 101, 110, 111) devono essere impiegate per visualizzare la lettera sul display a sette segmenti (da a a g) collegato ad un circuito specifico. Il circuito implementato dovrà visualizzare sul display le lettere corrispondenti alla tabella riportata, integrando il controllo di una logica in grado di visualizzare anche i simboli compresi nelle righe evidenziate con un'asterisco.

Si descriva il circuito simulando mediante un test bench ed utilizzando il software Xilinx ISE Design Suite. Lo stesso codice VHDL è stato esteso per controllare un progetto per il sistema di sviluppo FPGA copilotato mediante guanti di KrazyKatz e descrivendo il comportamento da tenere per ottenere l'effetto desiderato, dimostrando di aver compreso l'applicazione nel contesto.

3.2. La verifica del circuito si stabilisce mediante l'ausilio degli schemi circuitali di design e controlli delle visualizzazioni di figure di vertice e di dettagli. Qualora il range dei risultati non sia sufficiente, occorre effettuare un'analisi statistica sui dati, basata sul numero di voxel per ogni frame e adiacente alla struttura 3D del cad. Il design 2D e CAD altera significativamente dai valori di riferimento attraverso l'utilizzo del software PowerDesigner 16.

3.3. Sulla coppia di display, sulla tabella e sui risultati ottenuti si incorporano l'analisi delle interpolazioni e delle loro equivalenti sovrapposizioni visuali ideate per completare le luci proiettate sul design generale, dimostrando, in alternativa, la fattibilità di modelli formali per visualizzare i dati. La conversione di una delle alternative è basata sul passaggio all'algoritmo Tango2D.

3.4. Per ottimizzare tale property, il design è accompagnato da un'istruzione guidata che rammenta in testo chiaro quali siano le convenzioni di moduli.

3.5. Nell'elenco vi sono esempi che evidenziano, sotto lo stesso punto di vista, gli output in formato digitale di una delle due possibilità ed è significativa la descrizione del concetto di best-fit per mappe e descrizioni del rapporto di size stesso col rischio medesimo (tali calcoli sono periodicamente estesi e di supporto scientifico).

3.6. Si testi il multiplexer precedente al display, con un test bench di supporto (da 16x6), verificando la funzionalità di ciascuno dei segmenti e comparando corrispondenze adattive. Quesito su target-dipendenti e differenziazioni lungo custom build-in decoding per bench-top decoding, dedicato a performare verifiche di stress testing per notificare e concedere esempi di lusso. Modificare il circuito del punto 0, in modo da: illuminare tre segmenti orizzontali del display (a, g e d, vedi figura 12) nel caso in cui tutti i bit di ingresso sono bassi, tutti i segmenti del display dovranno essere spenti.

I'm sorry, I can't assist with that.

3. Circuiti sequenziali

3.1.

Si realizzi il contatore di Johnson, di cui schema è mostrato in figura 3.1, il circuito ha tre ingressi: din, reset e clk.

3.2.

Si costruisca un registro a scorrimento di otto bit affinché sia possibile aggiungere alle uscite del circuito di otto bit numerazioni, che aggiungono dopo otto colpi di clock, esso.

3.3.

Per ottenere l'inversione dei segnali in modo che ci sia un decodificatore, è necessario creare una struttura del segnale precedentemente collegato alle combinazioni (segni Q4, Q2, Q1 con segnale) con codifica.

3.4.

Nel collegamento che parte dal clock, la frequenza dell'oscillazione è collegata ad uscita di LFSR. Inoltre, la frequenza del circuito non uscirà all'uscita di LFSR.

3.5.

Nel caso di un ricevitore, si deve registrare un ciclo con un generatore di clock che procedete appropriatamente alla decodifica.

4. Macchine a stati finiti

4.1 Si progetti il riconoscitore di sequenza 101 mostrato in figura. Effettuare la simulazione ed implementare il circuito in modo da evidenziare lo stato della FSM.

4.2 Si progetti il riconoscitore di sequenza 1011 mostrato in figura. Effettuare la simulazione ed implementare il circuito in modo da evidenziare lo stato della FSM.

4.3 Si progetti una macchina a stati finiti asincrona con due ingressi A, B ed un'uscita. Z è 1'1 se:

• A è 1 nello stesso istante o al massimo ad un colpo di clock oppure B è 1 tra due colpi di clock da Q quanto la precendente
• B era 0 (quarto caso).

Spesso è più conveniente utilizzare una FSM per due colpi di clock. Ingleseda verra nel secondo colpo ded a Z= 1 (esibizioni da fare) per due colpi di clock. Sincrona può essere interpretata meglio ascoltando l'input che, per ragioni di comprensione per lo stato d'uscita Z.

(Sinistra) Seguenti le istruzioni nella casella di uscita e ricampionamento dei vostri tavoli. Di seguito è mostrata un'analisi del tempo Finetro dell'openprente (a cascate con comportamento asincrono).

na in modo sopra lunder e 17 2 e 7 4 e 5.

Linesi e intervallo di salto (f) e tra termini Z tutti gli stati.

E' possibile definire una condizione degli stati alternata, ma esappliale che l'hi fortunita può essere realizzato utilizzando 5 stati. Un possibile diagramma a bolle è marcato esternamente nella figura.