Sistemi elettronici programmabili - soluzioni ai problemi

M AX

−

7ns 2ns = 18ns.

Per quanto riguarda il percorso dal flip flop numero 2 al flip flop numero 1, ritardare il clock 2

rispetto al clock 1 non va nella direzione di far violare il tempo di hold del flip flop 1, bensı̀ nella

possibilità di non rispettare il tempo di setup. Per garantirne il rispetto è necessario imporre

≤ ≤ − − −

T + T + T + T + T T quindi T T T T

pF F pXOR pOR setup skew min skew min pF F pXOR

M AX

− − − − − −

T T = T 13ns 10ns 9ns 5ns = T 37ns. Se T ha un valore basso

pOR setup min min min

(comunque superiore ai 37ns), c’è poco margine sul tempo di skew.

Si consideri ora la possibilità che arrivi prima il clock al flip flop numero 2 e poi al flip flop

numero 1 e si analizzi, in prima istanza, il percorso dal flip flop numero 1 al flip flop numero

2. In questa situazione lo skew può non far rispettare il tempo di setup al flip flop numero 2.

≤ −

Bisogna quindi garantire T + T + T + T T da cui T = T

pF F pN OT setup skew min skew min

M AX

− − − − − −

T T T = T 13ns 7ns 5ns = T 25ns.

pF F pN OT setup min min

Infine, per quanto concerne il percorso tra il flip flop 2 a quello 1, il rischio è che non venga

≥

rispettato il tempo di hold del flip flop 1. In questo caso è necessario che T +T +T

pF F pXOR pOR

−T

T +T da cui T = T +T +T = 13ns+10ns+9ns−2ns = 30ns.

hold skew skew pF F pXOR pOR hold

M AX

17.7 Si consideri il circuito in figura 9. Si calcoli la massima frequenza di clock e si verifichi che il

circuito può operare correttamente. Siano T = 10ns, T = 25ns, T =

pF F pF F pN OT

M IN M AX M IN

15ns, T = 19ns, T = 18ns, T = 23ns, T = 10ns, T =

pN OT pOR pOR setup setup

M AX M IN M AX M IN M AX

12ns, T = 0ns, T = 2ns.

hold hold

M IN M AX

Figura 9: Circuito dell’esercizio 7.

6

Soluzione La differenza di questo esercizio con quelli precedenti è che viene indicato un range di

valori per ogni caratteristica del circuito, specificandone il valore massimo e quello minimo.

Nei casi reali è questa la situazione più verosimile: non si conosce con esattezza, per esempio, il

valore di un tempo di propagazione ma a causa di molti fattori questo può variare. E’ comunque

possibile stimarne un valore massimo ed uno minimo.

Si inizia col valutare il rispetto dei tempi di hold del flip flop numero 1. Prima che l’ingresso

al flip flop 1 possa variare, il segnale si deve propagare dal flip flop numero 2. Il tempo di hold

non è rispettato se un segnale varia prima che il tempo di hold sia trascorso, quindi il caso

pessimo da considerare è che i tempi di propagazione siano quelli minimi ed il tempo di hold

sia quello massimo. Se si garantisce il funzionamento in questa condizione, in tutte le altre

≥ → ≥

condizioni sarà garantito: T + T T 10ns + 18ns 2ns. Il tempo

pF F pOR hold

M IN M IN M AX

di hold per il flip flop numero 1 è garantito; per il flip flop numero 2 bisogna garantire che

≥ → ≥

T + T T 10ns + 15ns 2ns. Anche in questo caso il corretto

pF F pN OT hold

M IN M IN M AX

funzionamento è garantito.

Per il calcolo della frequenza di clock, si inizia col percorso dal flip flop 1 al flip flop 2. In

questa situazione il caso pessimo si ha considerando i segnali più lenti e quindi i tempi di

≤ → ≥

porpagazione massimi. Quindi T + T + T T T 25ns +

pF F pN OT setup min min

M AX M AX M AX

19ns + 12ns = 56ns da cui f = 17, 86M Hz. Per il percorso dal flip flop 2 al flip flop

M AX ≤ → ≥

1: T + T + T T T 25ns + 23ns + 12ns = 60ns da cui

pF F pOR setup min min

M AX M AX M AX

f = 16, 7M Hz. Quest’ultimo percorso è quello limitante, quindi: f = 16, 7M Hz.

M AX M AX

17.8 Si consideri il circuito in figura 10. Assumendo T = 21ns, T = 12ns, T = 5ns e

pF F setup hold

T = 17ns si calcoli la massima frequenza di funzionamento del circuito. Si verifichi anche se

pOR

il circuito funziona correttamente.

Figura 10: Circuito dell’esercizio 8.

Soluzione In questo circuito i due flip flop funzionano su fronti del clock diversi: il flip flop 1 sul

fronte di salita ed il flip flop 2 sul fronte di discesa. Questo può essere anche interpetata come una

situazione con uno skew pari a T /2. Risolvendolo senza ricorrere allo skew, bisogna verificare

che il tempo di hold sia garantito. Per quanto riguarda il flip flop numero 1, il segnale al suo

≤

ingresso varia al variare dell’uscita del flip flop 2, quindi T T + T /2. Per il flip flop

hold pF F

≤ −

numero 2 invece bisogna considerare due percorsi; da FF1 a FF2 T T + T T /2 e

hold pF F pOR

≤

da FF2 a sè stesso T T + T . Il caso pessimo è dato dal percorso da FF1 a FF2. Per

hold pF F pOR

il calcolo della massima frequenza di funzionamento si deve garantire per il percorso da FF1 a

≥ − ≥

FF2 T T + T + T T /2; per il percorso da FF2 a FF1 T T + T + T /2 e

pF F pOR setup pF F setup

≥

da FF2 a FF2 T T + T + T . Sostituendo i numeri si trova che il percorso critico

pF F pOR setup

è di 66ns, da cui f = 15.1M Hz. Con questo valore si verifca il rispetto del tempo di hold

M AX

≤ − → ≤ −

T T + T T /2 5ns 21ns + 17ns 33ns = 5ns.

hold pF F pOR

17.9 Con riferimento al circuito in figura 11 e trascurando il flip flop numero 2, si valuti il minimo 7

valore di T che permette il corretto funzionamento del flip flop numero 1. Si consideri ora

pN OT

il circuito completo; assumendo T = 0, col valore di T appena calcolato e col segnale

skew pN OT

A che commuta 15ns in ritardo rispetto ai fronti positivi di CK1, si valuti la massima frequenza

di funzionamento. Si calcoli infine il massimo skew tollerabile dal circuito, con CK2 in ritardo

rispetto a CK1. Siano T = T , T = 5ns, T = 15ns e T = 30ns.

pN OT pOR hold setup pF F

Figura 11: Circuito dell’esercizio 9.

Soluzione Per garantire il tempo di hold del flip flop numero 1, il minimo valore di T è di

pN OT

5ns. Con questo valore, il flip flop numero 1 vede uno zero logico costante in ingresso, per cui

≥

anche l’uscita permarrà al valore di zero. Il percorso dal segnale A a FF2 deve rispettare T

≥

T + T + T = 35ns, mentre per il FF1 bisogna garantire che T /2 T + T

delayA pOR setup pN OT setup

da cui si ottiene T = 40ns. Essendo questo il caso pessimo, si ha f = 25M Hz. Per lo

min M AX

≤ −

skew massimo tollerabile, bisogna infine rispettare T T + T pOR T = 15ns +

skew delayA hold

−

5ns 5ns = 15ns.

17.10 Si consideri il circuito in figura 12. Si abbiano i seguenti dati: T = 15ns, T =

pF F pF F

M IN M AX

20ns, T = 21ns, T = 23ns, T = 23ns, T = 5ns, T = 2ns, T =

pN OT pAN D pOR setup hold hold

M IN M AX

4ns. Si verifichi il corretto funzionamento del circuito e se ne calcoli la massima frequenza di

operazione. Si introduca uno skew di 3ns: il segnale nel flip flop numero 2 giunge 3ns dopo il

clock che giunge ai flip flop 1 e 3. Si calcoli in queste condizioni il corretto funzionamento del

circuito e la massima frequenza ottenibile.

Figura 12: Circuito dell’esercizio 10.

Soluzione In questo circuito ci sono 4 percorsi tra i vari flip flop: tra 1 e 2, tra 2 e 3, tra 2 e 4 e tra

3 e 1. Per ogni percorso si deve garantire il rispetto del tempo di hold e del tempo di setup di

ogni flip flop.

Per quanto riguarda il rispetto del tempo di hold del flip flop numero 1, questo può non essere

garantito se l’ingresso varia prima che sia passato un tempo minimo dopo il fronte del clock.

8 L’ingresso può variare a causa del cambiamento dell’uscita dello stesso flip flop 1 oppure per

il cambiamento dell’uscita del flip flop 3. Per il percorso da flip flop 1 a 1 bisogna garantire

≤ → ≤

T T + T + T 4ns 15ns + 21ns + 23ns = 59ns che risulta

hold pF F pN OT pAN D

M AX M IN ≤ → ≤

verificato; per il percorso flip flop 3 a 1 invece: T T + T 4ns

hold pF F pAN D

M AX M IN

15ns + 23ns = 38ns comunque verificato.

Anche il tempo di hold del flip flop numero 2 è verificato, in quanto, analizzando il percorso da

≤ → ≤

1 a 2 si ha: T T + T 4ns 15ns + 21ns = 36ns.

hold pF F pN OT

M AX M IN

Per verificare anche il corretto funzionamento del flip flop numero 3 bisogna analizzare i percorsi

≤

da 1 a 3 e da 2 a 3; per quanto riguarda il primo bisogna garantire: T T +

hold pF F

M AX M IN

→ ≤

T + T 4ns 15ns + 21ns + 23ns = 59ns che risulta rispettato. Per l’altro percorso,

pN OT pOR ≤ → ≤

anche T T + T 4ns 15ns + 23ns = 38ns è rispettato.

hold pF F pOR

M AX M IN ≥

Il periodo di campionamento per il percorso FF1 a FF1 è dato da T T + T +

pF F pN OT

M AX

T +T = 20ns+21ns+23ns+5ns = 69ns mentre quelle per il percorso da FF1 a FF2 è

pAN D setup

≥

T T + T + T = 20ns + 23ns + 5ns = 48ns. Per il percorso da FF1 a FF3 si ha

pF F pN OT setup

M AX

≥

invece T T + T + T + T = 20ns + 21ns + 23ns + 5ns = 69ns mentre per il

pF F pN OT pOR setup

M AX ≥

percorso da FF2 a FF3 si ha T T +T +T = 20ns+23ns+5ns = 48ns; infine, per

pF F pOR setup

M AX

≥

il percorso da FF3 a FF1 si ottiene T T +T +T = 20ns+23ns+5ns = 48ns.

pF F pAN D setup

M AX

≥

Il percorso limitante è quello con T 69ns da cui f = 14.5M Hz.

max

Prendendo in esame lo skew sul clock del flip flop numero 2 le cose si modificano in parte.

Considerando solo le situazioni che cambiano, per quanto riguarda il tempo di hold, da FF1

≤ − → ≤

a FF2 T T + T T 4ns 33ns è rispettato, da FF2 a FF3

hold pF F pN OT skew

M AX M IN

≤ → ≤

T T + T + T 4ns 41ns anche questo rispettato. Per quanto

hold pF F pOR skew

M AX M IN ≥

riguarda la massima frequenza di lavoro del circuito, il percorso da FF1 a FF2 diventa T

− −

T + T + T T = 20ns + 23ns + 5ns 3ns = 45ns, mentre il percorso da

pF F pN OT setup skew

M AX ≥

FF2 a FF3 si ha T T + T + T + T = 20ns + 23ns + 5ns + 3ns = 51ns. In

pF F pOR setup skew

M AX

questo caso la presenza dello skew non ha modificato la frequenza di funzionamento del circuito

perchè non ha modificato il percorso critico e non ha fatto variare di molto il percorso penalizzato

dallo skew.

17.11 Dati i due circuiti a e b in figura 13, se ne calcoli la frequenza massima di funzionamento. Qual’è

il valore massimo di skew ammissibile nei due casi? Si consideri T = 20ns, T = 0ns,

pF F hold

T = 6ns, T = 8ns, T = 8ns, T = 12ns, T = 12ns.

setup pOR pN OT pOR pN OT

M IN M IN M AX M AX

Figura 13: Circuito dell’esercizio 11.

Soluzione f = 33.3M Hz, f = 20M Hz, T = 28ns, T = 12ns.

M AX M AX skew a skew b

a M