Elettronica digitale - Le logiche dinamiche

Logiche dinamiche

Un altro stile circuitale utilizzato in elettronica digitale è quello delle

logiche dinamiche, caratterizzate dal garantire

l'uscita solo in certe condizioni e in determinati

istanti di tempo. La struttura di una logica

dinamica è quella in figura, in cui abbiamo un

p-Mos governato dal Clock, una Pull-Down

Network costituita da soli n-Mos, e un n-Mos

anch'esso governato dal Clock.

La presenza del Clock allora determina due fasi

distinte, a seconda che questo sia basso o alto,

rispettivamente la fase di precharge e quella di

evaluation.

-Fase di precharge: il Clock è a 0, dunque ho

Me che è spento in quanto n-Mos, mentre Mp è

acceso in quanto p-Mos e lascia passare

corrente proveniente dal generatore di tensione

Vdd. In questa situazione non ho un percorso conduttivo verso massa, e

per questo motivo l'uscita Out sarà per forza al valore logico 1, si è

dunque precaricata al valore Vdd.

Fase di evaluation: il Clock è passato a 1, dunque il p-Mos si è

– spento mentre si è acceso l'n-Mos. Allora non ho alcun percorso

conduttivo verso Vdd, ma dall'uscita Out può esserci un percorso

conduttivo verso massa. Dipende dalla PDN, e se c'è l'uscita si

scaricherà fino al valore logico basso, altrimenti rimarrà uguale al

valore alto imposto precedentemente nella precharge. In questa

fase ho allora la valutazione della funzione logica implementata

dalla rete di Pull-Down. Più precisamente, se la PDN=1, il nodo Out

rimane isolato perché anche il p-Mos è spento ed è ad alta

impedenza, e inizia allora il degrado dell'uscita, che da 1 esce dalla

fascia di uscite considerate alte.

Gli ingressi della PDN però è bene che varino solo durante la

precharge perché altrimenti, se lo facessero in evaluation,

avremmo delle ripercussioni gravi sul valore di uscita.

L'alternanza di queste due fasi dunque assicura che solo uno dei due per

volta sia acceso, garantendo perciò un assorbimento di potenza statica

nullo.

Nel dettaglio, il Clock serve per rimediare al mal funzionamento della

logica. Infatti devo cercare di mettere la minima frequenza di Clock che

mi dia l'uscita giusta. In una logica statica invece cerco di cambiare le

mie variabili di ingresso, molte volte, legate ai tempi di ritardo delle

logiche. Qui è diverso, ho un valore 1 precario, perché vale finché ho sul

condensatore un quantitativo di 20k elettroni. Se cambio la finestra di

evaluation nessuno mi garantisce il valore, le uscite dunque non sono più