Elettronica

-OR

Questa funzione fornisce

un’uscita pari a 1 solo se almeno

uno degli ingressi è 1. Essa viene

indicata anche come somma

logica, poiché l’uscita è data

proprio dalla somma logica tra i

due ingressi.

-NAND

Questa funzione logica è la

negazione della porta AND.

Essa fornisce un’uscita 0 solo se tutti

gli ingressi sono 1.

-NOR

Questa funzione logica è la ̅̅̅̅̅̅̅̅

+

negazione della porta OR.

Essa fornisce un’uscita 0 se almeno

uno degli ingressi è 1. 1

6. Circuiti digitali

-XOR

Questa funzione determina un OR

esclusivo, ovvero l’uscita è 1 solo quando

gli ingressi sono diversi, invece è 0 quando

gli ingressi sono uguali.

• Porte universali

Le porte NAND e NOR sono dette porte universali poiché sono in grado di implementare qualsiasi altra

funzione logica.

• Porta logica Inverter

Nel caso dell’inverter si ha

una trans caratteristica,

definita come relazione che

collega la tensione di uscita

alla tensione di ingresso .

Dove e sono i livelli

+ −

delle tensioni di

alimentazione, e con che

−

corrisponde alla tensione di

massa; e sono

rispettivamente il valore

logico alto e il valore logico

basso. Poi vi sarà una tensione di soglia logica, definita con . Sostanzialmente si avrà una situazione

del genere: 2

6. Circuiti digitali

Un inverter può essere implementato tramite un carico resistivo (resistenza) e un interruttore;

quest’ultimo può essere un dispositivo meccanico oppure un transistor.

Qualsiasi sia la logica usata per l’inverter, possiamo sempre definire dei parametri, essi possono essere

statici o dinamici. Tra i parametri statici, ovvero quei parametri ricavabili dalla trans caratteristica,

troviamo la soglia logica, i livelli logici, il margine di rumore e Fan – In e Fan – Out. Dei parametri

dinamici ne fanno parte il tempo di salita, il tempo di discesa e il ritardo di propagazione.

-Soglia logica

Definiamo soglia logica quel

valore della tensione di

polarizzazione automatica del gate.

In un vero inverter, la trans

caratteristiche è molto più graduale,

quindi il grafico non seguirà delle

linee rette, ma avrà un andamento

curvo. Quindi, avremo che la tensione

di uscita sarà portata in ingresso,

permettendo così al gate di rimanere

polarizzato nel punto di equilibrio.

Nel grafico, ci saranno le due curve,

una delle quali è ribaltata rispetto all’altra.

-Livelli logici

Nella genera trans caratteristica che si può avere,

possono essere definiti dei punti fondamentali, infatti

la curva presenta pendenze diverse: notiamo che nella

parte superiore ha una pendenza pari ad un certo

valore, poi avrà una rapida discesa e poi si assesterà

nuovamente attorno ad un certo valore; dove la curva

ha la rapida discesa (pendenza massima), passerà da

due punti pari a -1. In corrispondenza di questi due

punti, vado a segnare due valori di tensione, uno

sull’asse delle tensioni di ingresso e uno sull’asse delle

tensioni in uscita. Sull’asse dell’ingresso avrò , che

rappresenta il valore di ingresso minimo che viene

riconosciuto come alto (come valore logico alto),

ovvero un valore che permette alla porta di

riconoscerlo come valore logico alto. In maniera simile

definiamo il , ovvero il massimo valore di ingresso

che viene riconosciuto come valore logico basso. Qualunque valore stia al di sotto di , viene

riconosciuto come valore logico basso. Invece, per i valori in uscita avremo , cioè il valore minimo di

uscita che la porta restituisce in corrispondenza del minimo valore riconosciuto come alto; in sostanza

è il massimo valore di uscita basso in corrispondenza del minimo valore di ingresso alto. Viceversa, si

avrà . La regione in mezzo ai due valori -1, è una regione incerta.

-Margine di rumore

Il margine di rumore è la soglia massima di rumore tollerabile dalla porta. I margini di rumore si hanno

sia nello stato alto, sia nello stato basso, quindi: = − è il margine di rumore nello stato alto,

= − è il margine di rumore nello stato basso.

-Fan – in e fan – out

Il fan – out rappresenta il numero di ingressi che la porta può pilotare, mentre il fan – in rappresenta il

numero di uscite che possono essere applicare a questo ingresso. 3

6. Circuiti digitali

2. Inverter CMOS

L’acronimo CMOS sta per Complementary CMOS, ovvero permette di usare nella stessa piastrina di

silicio sia transistori di tipo n sia transistori di tipo p. L’Inverter CMOS è costruito nel seguente modo:

Quando X=1 si ha che = , inoltre

il PMOS è spento (circuito aperto) e

l’NMOS è acceso (corto circuito).

Quando X=0 si ha che = ,

inoltre l’NMOS è spento (circuito

aperto) e il PMOS è acceso (corto

circuito). Un inverter CMOS presenta

anche delle caratteristiche statiche,

infatti in entrambi gli stati logici

(0 e 1) non esiste alcun percorso tra

e ; in un inverter CMOS la

dissipazione di potenza statica è zero; quella che continua a verificarsi è la dissipazione della potenza

dinamica.

• Caratteristica di trasferimento del CMOS (trans caratteristica)

(PER QUALSIASI DUBBIO, CONTROLLARE LEZIONE 10-11-2020, MINUTO 10:00) 4

6. Circuiti digitali

3. Logica CMOS

I transistori CMOS possono essere considerati interruttori pilotati dalla tensione di gate, che può essere

alta o bassa. Nel PMOS, quando la G=0 (tensione bassa) il circuito si chiuderà formando quindi un corto

circuito; invece, si aprirà quando G=1 (tensione alta). Nel NMOS, quando G=0 (tensione bassa) il

circuito sarà aperto, quando G=1 (tensione alta) il circuito sarà chiuso.

• Inverter

• Porta NAND con CMOS [Leggenda: quelli che stanno sopra sono i PMOS in parallelo, quelli che stanno sotto sono gli NMOS in serie. ON e OFF li stabilisci in

Logica CMOS

base al paragrafo ] 5

6. Circuiti digitali

• Porta NOR con CMOS

Situazione inversa rispetto alla porta NAND. Si ha quindi:

4. Circuiti sequenziali

Nei circuiti sequenziali le uscite dipendono anche dalla sequenza degli ingressi precedenti, dunque sono

necessari degli elementi di memoria in grado di immagazzinare le informazioni precedenti. Per

implementare questo meccanismo di memorizzazione è possibile seguire due strade: usare un

dispositivo bistabile ( latch e flip flop)che è in grado di rimanere “stabile” in uno dei due stati; oppure

usando una carica elettrica su un condensatore come elemento di accumulo.

• NOR SR Latch ̅

Il Latch SR è un dispositivo bistabile con due ingressi (S e R) e due uscite (Q e ); esso presenta due stati

stabili, cioè SET e RESET. È formato utilizzando due porte NOR. Quando = = 1 otterremo lo stato

̅

= = 0, il quale rappresenta uno stato vietato.

• NAND SR Latch 6

6. Circuiti digitali

• Flip Flop

Un latch è sempre sensibile alle variazioni dei suoi ingressi, ma se a questo aggiungiamo un segnale di

clock, otterremo ciò che viene definito flip flop. Dunque, possiamo definire il flip flop come uno

strumento sensibile alla variazione dei suoi ingressi ma solo quando il clock è abilitato. Esistono diversi

tipi di flip flop, tra cui: SR flip flop, JK flip flop, T flip flop e D flip flop.

• Flip Flop SR

Si ottiene aggiungendo due porte AND ed un segnale di clock ad un latch SR. I segnali S e R vengono

applicati al latch SR solo quando CK=1. Si ha sempre uno stato vietato, dato quando CK=R=S=1.

• Flip Flop JK

Un flip flop JK è identico al flip flop JK, l’unica differenza sta che nel JK è consentito anche lo stato

proibito (1 – 1 – 1); avviene quindi una commutazione, definita come stato di toggle. Il flip flop JK viene

implementato aggiungendo un latch NAND SR.

Come l’ha spiegata il prof: 7

6. Circuiti digitali

8

6. Circuiti digitali

• Flip Flop T

Il flip flop T (toggle o time) si ottiene collegando tra loro gli ingressi di un flip flop JK, quindi J=K=0. Il

flip flop T ha solo due stati: memoria e toggle. Questo è l’elemento base dei contatori.

• Flip Flop D ̅

Il flip flop D (data) si ottiene collegando un inverter tra J e K, quindi avremo solo due stati: J= =0

̅

e J= =1. Questo è l’elemento base dei registri a scorrimento.

• Race around condition

Supponiamo di usare un flip flop D per invertire lo stato dell’uscita Q ad ogni impulso del clock. Se il

periodo del clock è troppo lungo rispetto al ritardo, , l’uscita varierà tante volte prima che il

clock ritorni a zero, dunque si avrà una oscillazione. Questo fenomeno prende il nome di race around

condition, e si verifica quando i ritardi tipici del sistema sono inferiori a . Per evitare questa

condizione, i flip flop sono implementati con le configurazioni master – slave oppure edge – triggered.

• Flip Flop SR master – slave

Utilizza due flip flop SR in cascata pilotati da segnali di clock inversi. Inoltre, c’è da dire che nel grafico

di sinistra vi è Q1 e Q2: Q1 lavora quando il

clock

è alto,

Q2 lavora

quando il

clock è

basso.

• Flip Flop JK master – slave 9

6. Circuiti digitali

• Flip Flop SR/JK edge – triggered (fronte di salita e fronte di discesa)

Un altro metodo per risolvere il problema della race around condition è usare un flip flop edge –

triggered, questo permette di mutare durante il fronte del clock; questo viene fatto sfruttando un ritardo

delle porte. RIEPILOGO 10

6. Circuiti digitali

• Registri a scorrimento

Sono dei flip flop in sequenza. L’elemento base è il flip flop di tipo D, proprio perché devono memorizzare

dei dati. Possono essere implementati 4 tipi di registri: 1) input parallelo – output parallelo (PI-PO);

2) Input seriale – output seriale (SI-SO); 3) input seriale – output parallelo (SI-PO); 4) input parallelo –

output seriale (PI-SO).

• Contatori

Un contatore conta il numero di colpi di clock, ovvero il numero di impulsi che vengono applicati a