Appunti ED: Pseudo-Nmos; Full Adder; Logica sequenziale parte III

Name: Appunti ED: Pseudo-Nmos; Full Adder; Logica sequenziale parte III
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Author: massimiliano.avagliano1

Revisionato il 08/06/2026

di massimiliano.avagliano1

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Appunti di elettronica digitale con descrizione famiglia logica Pseudo-NMos, pass transistro, full adder, trasmission gate, flip-flop, latch, decoder binario,logica differenziale:pseudo-nmos e …

Esame Elettronica digitale

Facoltà Ingegneria

Dal corso del Prof. Lamberti Nicola

Università Università degli Studi di Salerno

A.A. 2014-2015

67 pagine

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Appunto

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Estratto del documento

Effetto body nei PMOS B e C

In realtà non è del tutto corretto poiché i PMOS B e C soffrono di effetto body e poiché ho trascurato le capacità dei nodi intermedi. Per cui:

t_eq = C₁ (R_PA + R_PB + R_PC) + C_X (R_PA + R_PB) + C_X2 R_PA

Procedimento di Helmholtz

Se le resistenze sono uguali, ho:

t_eq = 3R_P C₁ + 2 R_P C_X + R_P C_X2

Se anche le capacità fossero uguali:

t_eq ≃ 6 R_P C_L

Se ho N ingressi si ha: t_eq = ^N(N+1)/₂ R_P C

Tuttavia, è possibile trascurare le capacità dei nodi intermedi (C_X2 e C_X1) poiché c_X << C_L, con i=1,2

Di conseguenza ho t_PD = 0,69 R_W C_L + 0,69·3R_P C_L

Calcolo di R_N e R_P

Resta da calcolare R_N e R_P sapendo che:

R_N = ¹/₂ · 2 · 500 cm²/V_S · ( ^E_ox/ _{E_ox-E_ox} )

In realtà non è del tutto corretto poiché i PMOS B e C soffrono di effetto body e poiché ho trascurato le capacità dei nodi intermedi. Per cui:

c_eq = C_L(R_PA + R_PB + R_PC) + C_X(R_PA+R_PB) + C_X₂R_PA

Procedimento di Helmholtz

Se le resistenze sono uguali, ho:

c_eq = 3R_PC_L + 2R_PC_X + R_PC_X₂

Se anche le capacità fossero uguali:

c_eq ≃ 6R_PC_L

Se ho N ingressi si ha: c_eq ≃ N(N+1)R_PC

Tuttavia, è possibile trascurare le capacità dei nodi intermedi (C_X₂ e C_X₁) poiché C_X ≪ C_L con i=1,2

Di conseguenza ho t_PD = 0,69R_NC_L + 0,69·3R_PC_L

Calcolo di R_N e R_P

Resta da calcolare R_N e R_P sapendo che:

R_N = ¹/₂ · 2500 cm²/V_S ( ^E_OX/_{t_OX} - O_COX )

Esercizio 1: Implementazione di una AND OR INVERTER (AOI)

1^o Step: Dimensionamento della rete di pull-down

Il caso peggiore è quando uno dei 2 rami conduce.

Layout

Il piazzamento ottimo lo ricavo tramite il cammino di Eulero sfruttando il grafo delle reti di pull up e di pull down. Se trovo lo stesso cammino per le 2 reti, ho trovato il cammino ottimo.

PU3 - A - 4 - B - 3 - C - 2
PD2 - A - 1 - 3 - O - C - 2

Sono riuscito a fare del chaining (cercare lop out AOI); le interconnessioni determinano le altezze della cella (pitch) definite dalla track (n. delle linee di metallo chi. di passo passo).

Pseudo-NMOS

Per la Pseudo-NMOS non vale la relazione:

M _ingressi 2ⁿ _dispositivi

La NOR della Pseudo-NMOS è:

(ho posto V_SS = Ho ipotizzato 2 ingressi)

La NAND della Pseudo-NMOS è: Con gli Pseudo-NMOS a n ingressi corrispondono n+1 dispositivi.

Porte logiche

Porte NOT: M_n è ON quando V_SS>V_tn ⇒ V_I>V_tn

M_n è in pinch-off quando V_DSn>V_GSn - V_tn ⇒ V_DS>V_DD - V_tn

Inoltre V_tn>0 e V_tp<0, considero V_tp=V_tq=V_{t_f}

M_p è ON quando V_GSp<V_tp ⇒ V_DD>V_tp (M_p è sempre ON!)

M_p è in pinch-off quando V_{DS_P} ≤ V_{GS_P} - V_{T_P} ⇒⇒ V₀ ≤ V_{T_p} ⇒ V₀ ≤ V_T

Comportamento grafico

Per avere uscita alta parte da ingresso basso: V_I = V_L m ⇒ In queste condizioni: M_n è OFF mentre M_p è ON. ⇒ I_Dp = I_Dn + I₀ ma I₀ = NI₁ = ∅ poiché 1=∅∇⊄0 V_DS⇒ I_Dp = I_Dn

Ipotezzo M_p in triodo: k_p[2(-V_DD-V_{T_p})(V₀-V_DD)-(V₀

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