Appunti ED: Pseudo-Nmos; Full Adder; Logica sequenziale parte III

In realtà non è del tutto corretto poiché i PMOS B e C soffrono di effetto body e poiché ho trascurato le capacità dei nodi intermedi.

per cui:

C_eq = C₁(R_PA + R_PB + R_PC) + C_X(R_PA + R_PB) + C_X2R_PA

Procedimento di Helmholtz

se le resistenze sono uguali ho:

C_eq = 3R_P C₁ + 2R_P C_X + R_P C_X2

se anche le capacità fossero uguali:

C_eq ≈ 6R_P C_L

se ho N ingressi si ha: C_eq = ^N(N+1)/₂ R_PC

tuttavia è possibile trascurare le capacità dei nodi intermedi (C_X2 e C_X1) poiché C_X << C_L con i = 1,2

di conseguenza ho t_PD = 0,69R_WNC_L + 0,69·3R_PC_L

resta da calcolare R_N e R_P sapendo che:

R_N = 1/ ²/_2·500 cm²V^-0,5

Esercizio 2

Implementiamo una AND OR INVERTER (AOI)

1^o Step: Dimensionamento

Rete di PULL-DOWN

Il caso peggiore è quando uno dei 2 rami conduce

la NAND della PSEUDO-NMOS è:

Con gli PSEUDO-NMOS a n ingressi: corrispondono M n+1 dispositivi

PORTA NOT

M_n è ON quando V_SS > V_tn ⇒ V_O > V_tn

M_n è in pinch-off quando V_DSn > V_GSn ⇒ V_DSn > V_O - V_tn

Inoltre V_tn > 0 e V_tp ≤ 0, considero V_M = V_O = V_T

M_p è ON quando V_SP < V_tp ⇒ V_DD > V_P (M_P è sempre ON)

Ci mettiamo nelle condizione k_m≫k_p, cioè livello logia basso abbastanza piccolo.

k_m≫k_p ⇒ t_pD ≈ 1/2 t_X → cioè riduco la t_pD alle situazione in cui M_p è ON e M_n è OFF.

Se M_p è in pinch-off:

i_dP = i_C ⇒ k_p(-V_DD - V_p)² = C_Ldv_O/dt

dt = C_L dv_O / k_p (-V_DD - V_p)²

Integrando si ottiene:

t_c.in = C_L ∫_VO^-V_Ti dv_O / k_p (-V_DD - V_p)² = C_L (V_p|V₂|) / k_p (-V_DD - V_p)²

Se M_p è in triodo:

k_p [2(-V_DD - V_p) (V_O V_DD) = (-V_O - V_DD)²] = C_L dv_O/ dt

dt = C_L dv_O / k_p 2(-V_DD - V_p) (V_O V_DD) = (-V_O - V_DD)²

S = A̅BC_in + AB̅C_in + A̅B̅C_in + ABC̅_in = (A̅B + AB̅)C_in + AB̅ + A̅B = C_out + ABC_in

→ (A̅B + AB̅) è una XOR

→ (A̅B + AB̅) è una XOR

S = (A ⊕ B)C̅_in + (A⊕B)C_in = A ⊕ B ⊕ C_in

Il full-adder lo costruisco così:

C_out = A̅B̅C_in + A̅BC_in + AB̅C_in + ABC_in = (A ⊕ B)C_in + (C_out ⊕ C_in)AB_in = (A ⊕ B)C_in + A ⊕ B

pull-down

C_in

C_out

C_in

0-A-1-B-2-C_in-3-C_out-2-A-O-B-4-C_in-O

C_in

C_out

pull-up

Considero la tecnologia PSEUDO-NMOS

1. ho R_st≠0

2. ho V_t≠0 ma dipende da K_p K_n

In tecnologia CMOS ho:

S = J · CK · Q

• Q̅ = 1 ⇒ S = 1 ⇒ Q = 0, Q̅ = 1
• Q̅ = 0 ⇒ S = 0

R = K · CK · Q̅

• Q = 0 ⇒ R = 0
• Q = 1 ⇒ R = 1 ⇒ Q̅ = 1, Q = 0

Con gli ingressi entrambi alti, il flip flop JK commuta—se l'uscita era bassa diventa alta e vice versa.

9/12/2014

Flip-Flop Master Slave

Le uscite cambiano quando il clock è basso

1

4

3

-

l'invertitore elementare di riferimento è:

Per il dimensionamento ad area minima devi far tutti 1(il fattore x non lo considero)

piché 2

deve

essere

ad area

minima

Timing definizione

t_su è il tempo di setup ed è l'intervallo di tempo in cui l'ingresso non deve cambiare prima della commutazione del clock.

t_co + t_RP + t_su = tempo di ritardo

REGOLA DI PROGETTO

Tempo di contaminazione: t_coz + t_ozsalta discuss.

Intervallo di tempo in cui l'ingresso non deve cambiare dopo la commutazione del clock.

Memoria Locali

è quella inèpoltà un blocci logici e di solito è di piccole dimensioni.

Memoria globale è quelle utilizzaie (ad esempio la RAM) dove costruire tutti i dati.

Le memorie possono divise in:

• STATICHE: mantengono dati piuttoche di lelementazioeli
• DINAMICHE: sono costituite dalla lcoskia di un condenstaore e hanno bisogno di essere replestcate