Anteprima
Vedrai una selezione di 8 pagine su 34
Appunti ED:EDMOS+Circuiti logici CMOS FCMOS, parte II Pag. 1 Appunti ED:EDMOS+Circuiti logici CMOS FCMOS, parte II Pag. 2
Anteprima di 8 pagg. su 34.
Scarica il documento per vederlo tutto.
Appunti ED:EDMOS+Circuiti logici CMOS FCMOS, parte II Pag. 6
Anteprima di 8 pagg. su 34.
Scarica il documento per vederlo tutto.
Appunti ED:EDMOS+Circuiti logici CMOS FCMOS, parte II Pag. 11
Anteprima di 8 pagg. su 34.
Scarica il documento per vederlo tutto.
Appunti ED:EDMOS+Circuiti logici CMOS FCMOS, parte II Pag. 16
Anteprima di 8 pagg. su 34.
Scarica il documento per vederlo tutto.
Appunti ED:EDMOS+Circuiti logici CMOS FCMOS, parte II Pag. 21
Anteprima di 8 pagg. su 34.
Scarica il documento per vederlo tutto.
Appunti ED:EDMOS+Circuiti logici CMOS FCMOS, parte II Pag. 26
Anteprima di 8 pagg. su 34.
Scarica il documento per vederlo tutto.
Appunti ED:EDMOS+Circuiti logici CMOS FCMOS, parte II Pag. 31
1 su 34
D/illustrazione/soddisfatti o rimborsati
Disdici quando
vuoi
Acquista con carta
o PayPal
Scarica i documenti
tutte le volte che vuoi
Estratto del documento

EDMOS consuma poco ma è lento sostituendo il load (ML) con un MOS a svuotamento.

Il canale già realizzato fisicamente in un NMOS, il body è di tipo p ma tra S e D è est/impl. una regione di tipo n (VGS < 0 transiente).

Il MOS a svuotamento in VGS > 0.

Tale circuito prende il nome di EDMOS.

V1 M1 soffre di effetto body poiché VSB ≠ 0.

VIL = VT0 + (√|V0 + 2φF - √2φF|).

VDS < VSL - VTL VDD ≥ VIL VD ≤ VDD - VTL

V0 ≥ V1 - VT0

Nella EDMOS ho il collegamento tra GATE-SOURCE e ML con GATE-DRAIN come nell'EKMOS per evitare che VO sia pari a tensione di alimentazione.

Infatti se avessi avuto VGS = 0 ottengo che VDS < VGS - VTL

Allora VDS ≥ VTL → VDS ≥ VGS - VTL

cioè cp = VDD → VGS ≤ VTL

cioè anal VO = VH + VL

Sappiamo Vin = Vo perchè discesa di VM (-Vo)

M3, opp. M4, ON impone anche ipoteso pm picco! VO

Io = IDS3 = IDS4 ⇒ K2(Vin - Vt) = 0 = un assurdo

→ M2 punto di non saturazione D inseguiatore M1 in triodo

K2[2(Vin)(VB - Vo)(VD - Vin)(Vbo - Vo) = Vo - VB = Vos = VIN

cioè Vin = Vo => VM = Vo

(EDMOS consta π di un EEXOS)

  • VESC
  • Vin
  • Voff
  • Vcu
  • VB
  • in trodo pieco
  • fuori dal punto di saturazione

quando VB = Vt) ⇒ ❌ VM m aspetto che Xg mi punto di triodo

KB(V1 - Vt) = KBES2[1(Vw - νwo)vin](Vin - Vt) = V0∅(1) = 0 = Vo

quando

d(υ0Vi/ = (kB/Ki)

  • d(Vi/d(Vt)
  • d(Vi/d(Vt)
  • dIn un apparato cinquantena
  • conto l'equilibrio incesato

perdi (livulo

l.algio pass

V2a jmpVV

Vm = VWT-

  1. 3acea maggiore posso crio δ∈2π = d7
  2. dvt/dx(BEKOS con Valenciana)
  3. Lp δn(lB)

poi quisot - 2 E(1.91±4.8)Z

poichè scientifico da operazione dτ١ .

d(υo/dve xm a lodo.

Va = 2,25V

Ka = 2kp (Ccos — Zp = Za)

di coso ad azca minima

di ch' os do

tace i cedium fare i alqio

(CHOhttps://mail.net ad https://nazapro.net azca minima)

  • Vit = 25V = 2,328V
  • Vn = 2,5 x 2V = Vs 2,5 x 2,5 = 5/2 , 2,5

Per avere la dissipazione che consumi più del doppio ovviamente si

ma ad iniziazione bassa devo lavorare a bassa frequenza

devo avere una C piccola

Esercizio:

fout = fin CL

VDD = 5V

Vin = 4,5V

2(0,5V = Vout min)

2(3,5)

CL = 0,4 pF

Zp1 = Zp2 = 1

tp = CL (0,4666 + 0,2224) = 5 = 8,34 ms

tp = 0,16 ms

P3 = PD = VDD CL f

Zp = 1

Zp = 1

25 · 10-13 f = 2,5 · 10-6

= 28,5 μW

VDD = 3V

P3 = PD = VDD CL f

9 · 10-6

100 μW

Porta

NOR

Porta

NAND

Capacità tra Drain e Bulk

CDB → le due linearizzazioni Ca

CDB ≈ Ca + KaC0

dove Kai = (Vt - VB)(1 - m) (ϕ0 - VA2)m0 - VB)m

  • contributo bulk
  • per PXOS
  • contributo MOS

C3SW → parametro specie

Esempio: Partendo dal transistor di salto

  1. VB2 = VD - VB

se VB < VD → VB3 = 0

16/11/2014

CDB giunzione polarizzata inversamente

per il side-walk cambia la m (m = mmax 0,41) → Kmax = 0,84

si ottiene Kai = 0,79

Kpxi = 0,9 e Kpnos = 0,82

SC = CE(1 + φ) + CB(1 + φ) + CF + CL

CE = CL(4ψ) + (2ψ) + φ + CL CL

CE = (1 + φ) + (1 + 2ψ)2

→ E1 V2 CL [(4ψ) (1 + φ)] + (1 + Ξ)2

considera un tra di riferimento:

VCO VCOnV2

VCOnVBtoff

toff = tSC[(1 + Ξ) + (1 + Ξ))

suppongo ψ = 1

toff = tSC[(1 + 1) + (1 + Ξ)] = tdoc(3 + F).

V2 CL

tdoc = 0,69 RL CF dove RL = V2/2 k(VLV1)2

VC (3 + F) = 0,69

VDD VLD CF (2 + φ + Ξ)

poichè VL è molto vicino a VDD si ha che

(VC − V1) > (VDD − VL)2

per cui:

VDD VLD (2 + φ + Ξ) - (3 + F)

Quando Ξ > 1 → ( F • Ψ )

20/10/2014

tdoc [(2 + φ + Ξ)] = tnon (3 + F)

VDD V2 = V1 = (3 + F) -

→ VD = 3 - F

All'aumentar dei freq si ha che W1 del sott di VL

El ultime → freq

ESC non in SCM = F•F

Calcola l'energia dissipata da un port logico:

E1 VDD V1 = ε032 (Suly e p.cross vol)

se supponψ 3 φ (codigo:k)

SCEY 22:

VL CLE (CDD COL CO CL CL)

se i PSI quindi

VDD VT + (t , C(F))

(3 + F) (COL CL)

20/1000 `port di Pritziato`Rc.jsoup.Ci)i.,t

se m fato l'e import ndi:

Ec = VL/ (4 + F)

c14 + 2

F = 20

<3

4.

Psi 3

3.53

Questo graph

CE

WL2

eta e p uso

() l'

V1 core 2

devirementatura a

masspiugad 1

iOSfinale selecl

Dettagli
A.A. 2015-2016
34 pagine
2 download
SSD Ingegneria industriale e dell'informazione ING-INF/01 Elettronica

I contenuti di questa pagina costituiscono rielaborazioni personali del Publisher massimiliano.avagliano1 di informazioni apprese con la frequenza delle lezioni di Elettronica digitale e studio autonomo di eventuali libri di riferimento in preparazione dell'esame finale o della tesi. Non devono intendersi come materiale ufficiale dell'università Università degli Studi di Salerno o del prof Lamberti Nicola.