Appunti degli studenti per corsi ed esami del Prof. Biagetti Giorgio

PROGRAMMA DEL CORSO A.A. 15/16 - Introduzione all’elettronica digitale: + 01: Inverter ideale. + 01: Definizioni caratteristiche statiche e livelli logici. + 01: Margini di rumore e loro ottimizzazione. + 01: Modelli semplificati del MOSFET: resistenza equivalente. - Porte elementari MOS: - Inverter NMOS con carico resistivo: + 02: Principio di funzionamento e criteri di progetto. + 02: Caratteristiche in DC (calcolo margini di rumore, con teorema Dini). + 02: Caratteristiche nel transitorio (tempi di propagazione, salita, discesa). + 02: Calcolo tempo di salita inverter NMOS. + 03: Calcolo tempi di discesa e di propagazione inverter NMOS. + 03: Prodotto ritardo-potenza. - Inverter NMOS con carico attivo: + 03: Carico a svuotamento: analisi qualitativa caratteristica statica e dinamica. + 03: Logica pseudo-NMOS: analisi qualitativa caratteristica statica e dinamica. + 03: Dimensionamento transistor di carico: criteri di progetto e scalatura. Week 2: (28/09/2015-02/10/2015) Inverter CMOS: analisi e progetto. Buffer CMOS. - Inverter CMOS: + 04: Regioni di funzionamento. + 04: Caratteristiche in DC. + 04: Calcolo margini di rumore nel caso generico, con teorema Dini. + 04: Calcolo tempi salita, discesa, propagazione. - Consumo di potenza: + 04: Calcolo della potenza statica. Problema degli ingressi flottanti. + 04: Calcolo potenza dinamica per il CMOS. + 04: Massima frequenza di switch e prodotto ritardo-potenza. - Disegno e layout dell’inverter CMOS: + 04: Esempio di layout di un inverter CMOS e problema del latchup. - Dimensionamento inverter CMOS: + 05: Strategie per il dimensionamento degli inverter. + 05: Calcolo delle dimensioni ottime per minimizzare l’area di gate. + 06: Dimensionamento a tempo di propagazione assegnato. + 06: Esempio di calcolo dei parametri di un inverter CMOS in tecnologia 0.35 ➭m: calcolo delle capacit`a parassite di gate e di giunzione. - Buffer CMOS: + 06: Calcolo dei ritardi e della loro ripartizione ottima (uniforme). + 06: Minimizzazione del ritardo totale (calcolo numero ottimo di stadi). Programma del corso di Elettronica Digitale Anno Accademico 2015-2016 2/4 Week 3: (05/10/2015-09/10/2015) Circuiti logici CMOS. - Porte logiche CMOS: + 07: NAND e NOR a due e pi`u ingressi. + 07: Caratteristiche in DC, analisi e formule di progetto. + 07: Esempio di layout ottimizzato. + 07: Transitorio CMOS con metodo di sostituzione con RC. + 07: Formula di Elmore. + 08: Progetto a tempo di propagazione assegnato. + 08: Porte CMOS tri-state: schemi elementari e con buffer. + 09: Logica multivalore: IEEE-1164, risoluzione e funzioni logiche. + 09: Porte logiche CMOS complesse: sintesi. + 09: Porte logiche XOR e XNOR in forma complementare e a specchio. Week 4: (12/10/2015-16/10/2015) Switch MOS (transmission gates) e bipolari (RTL). - Esercizi: + 10: [Esercizio E1]: progetto di inverter NMOS a soglia logica assegnata. + 10: [Esercizio E2]: progetto porta NOR CMOS a tempo di propagazione assegnato. - Transmission gates: + 11: Interruttore con nFET e pFET. + 11: Clock feedthrough. + 11: Interruttore CMOS. + 11: Transmission-gate XOR e XNOR. - Porte elementari con BJT: + 12: Modello del BJT e sue semplificazioni. + 12: Inverter RTL e DTL: margini di rumore, caratteristiche di ingresso e di uscita, fan-out. Week 5: (19/10/2015-23/10/2015) Logica TTL e famiglie logiche standard. + 13: Inverter TTL: principio di funzionamento e stadi funzionali. + 13: Inverter TTL: caratteristica di trasferimento in tensione e regioni di funzionamento. + 13: TTL: calcolo margini di rumore, correnti, livelli logici standard. + 13: NAND e NOR in tecnologia TTL: transistor multiemettitore, porte AOI. + 13: Diodi e transistori Schottky, famiglia TTL Schottky. - Tecnologia BiCMOS: + 14: Inverter BiCMOS ad elevate prestazioni. + 14: Inverter BiCMOS ad elevate prestazioni e massimo swing logico. - Esercizi: + 15: [Esercizio E3]: Progettazione di inverter RTL e DTL discreti. Week 6: (26/10/2015-30/10/2015) Logica combinatoria. - Logica combinatoria: + 16: Circuiti aritmetici: half-adder e full-adder con carry veloce e circuito a specchio. + 16: Calcolo e simulazione tempi di propagazione in un sommatore ripple-carry a 8 bit. + 17: Carry chain per sommatori binari: architetture carry-skip e carry lookahead. + 17: Sottrattori binari per numeri in complemento a 2. + 17: Moltiplicatori binari: somma per righe e per diagonali (carry save). + 18: Shift logico e aritmetico. Barrel shifter. + 18: Comparatori. Decodificatori e demultiplexer CMOS e a matrici NAND e NOR. + 18: Circuiti MSI: sommatori, comparatori, decoder, encoder, multiplexer. Programma del corso di Elettronica Digitale Anno Accademico 2015-2016 3/4 Week 7: (02/11/2015-06/11/2015) Logica sequenziale. - Circuiti sequenziali elementari: + 19: Circuiti bistabili con inverter retroazionati. + 19: Latch SR a NOR e a NAND, schema circuitale semplificato a 6 transistor. + 19: Latch trasparenti di tipo D. + 19: Setup-time e Hold-time. + 20: Flip-Flop in configurazione master/slave di tipo D e JK. + 20: Soluzioni circuitali per flip-flop di tipo D e T. - Circuiti sequenziali complessi: + 20: Circuiti MSI: shift registers. + 21: Circuiti MSI: contatori sincroni e asincroni. + 21: Flip-Flop D/T per contatori sincroni. - Progetto di sistemi a stati finiti: + 21: Sistemi a stati finiti (FSM): introduzione e definizioni formali. Equivalenza di FSM. Week 8: (09/11/2015-13/11/2015) Logica sequenziale. Logica programmabile: PLA, CPLD, FPGA. + 22: Minimizzazione degli stati di una FSM: algoritmo di Paull-Unger. + 22: Modello di Huffman e tabella delle eccitazioni per FF D, T e JK. + 22: FSM: descrizione della sequenza di progetto. + 22: Esempio di progetto di una FSM completamente specificata, con FF di tipo D. + 23: Esempio di progetto di una FSM non completamente specificata. - Displositivi logici programmabili (PLD) + 23: Array logici: piani AND e OR. PLA e PAL. + 23: Architettura delle CPLD. + 24: Architettura delle FPGA. + 24: Esempio di progetto con CPLD: orologio. Week 9: (16/11/2015-20/11/2015) Il linguaggio VHDL. + 25: Introduzione al VHDL. + 25: Esempio di progetto in VHDL: FF D e contatore asincrono. + 26: Elementi base della grammatica del linguaggio. Modello di computazione. + 27: Esempio contatore sincrono con tipi std_logici, modelli di ritardo, architetture multiple. Implementazione dei vari tipi di sommatori. Week 10: (23/11/2015-27/11/2015) Memorie volatili e non volatili, interfacce parallele (SRAM, DRAM, NAND). - Classificazione e caratteristiche dei principali tipi di memoria. + 28: Memorie volatili e non, granularità di riprogrammazione. + 28: Accesso casuale e sequenziale. - Memorie non volatili: + 28: Memorie ROM con architetture NOR e NAND. + 28: Transistor MOS con floating gate: caratteristica i(v). + 28: Programmazione/cancellazione mediante hot electrons ed effetto tunnel. + 28: Memorie PROM, EPROM, EEPROM, FLASH. + 29: Interfacce FLASH native NAND e NOR. + 29: EEPROM: cella con access transistor, tabelle di pilotaggio delle righe e colonne. - Memorie volatili: - RAM statiche CMOS: + 29: Cella a 6 transistor. + 30: Sense amplifiers per memorie statiche: circuiti rigenerativi e isolati. - RAM dinamiche: + 30: Cella a 1 transistor. + 30: Sense amplifiers per memorie dinamiche: circuiti rigenerativi, precarica e celle fittizie. - Organizzazione delle memorie: + 30: Floorplan di un banco di memoria: decoder, celle, sense amplifiers. + 30: Interfacce parallele per memorie: SRAM, DRAM e SDRAM. Week 11: (30/11/2015-04/12/2015) Interfacce seriali. Progettazione di circuiti sincroni. + 31: Interfacce seriali: protocollo SPI e IIC. + 31: Protocollo IIC: architettura e funzionamento. Week 12: (07/12/2015-11/12/2015) Progettazione di circuiti veloci. Testabilit`a dei circuiti, JTAG. + 34: Contatori Johnson. + 34: Creazione di scan path per il test dei circuiti: boundary scan e interfaccia JTAG. Contatori sincroni, FSM non completamente specificate. Alla fine ci sono alcuni appelli svolti con soluzioni numeriche e procedimento