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Reti Logiche - riconoscitore di codice 8-4-2-1

Esercitazione per l'esame di reti logiche del professor Roberto Canonico sul riconoscitore di codice 8-4-2-1. Il documento presenta il problema di costruire una rete nella quale devono entrare serialmente i bit di un codice decimale 8-4-2-1 a partire da quello meno significativo e dalla quale esce un segnale impulsivo che individua se i quattro bit costituiscono o meno una delle dieci parole codice... Vedi di più

Esame di Reti logiche docente Prof. R. Canonico

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Riconoscitore di codice 8-4-2-1

Problema: Costruire una rete, nella quale entrano serialmente i bit di un codice decimale 8-4-

2-1 a partire da quello meno significativo e dalla quale esce un segnale impulsivo che

individua se i quattro bit costituiscono o meno una delle dieci parole codice previste.

Risoluzione:

Sottofase 1: definizione delle specifiche

La macchina che si intende progettare è senza dubbio una macchina sequenziale

(essendo l’ingresso costituito da una sequenza di quattro bit, l’uscita è funzione non solo

dell’ingresso ma anche del tempo) che presenta le caratteristiche di seguito riportate:

1. come ingressi: una sequenza di quattro bit (da quello meno significativo sino a

quello più significativo) identificata da un segnale a livelli x (rappresentante

l’eventuale parola codice);

2. come sincronizzazione: un segnale esterno di clock C

k;

3. come inizializzazione: un segnale impulsivo R di reset che inizializza lo stato

4. come uscita: un segnale impulsivo z che individua la presenza (con z =1) o meno

(con z =0) di una parola codice pervenuta correttamente.

1

A partire dalle specifiche così definite, la rete in questione assume l’aspetto dello

schema di Figura 1:

Figura 1. Schema della macchina sequenziale da realizzare.

Sottofase 2: costruzione della tabella =

4

2 16

Dato che il segnale x di ingresso è costituito di quattro bit, può dare luogo a

combinazioni distinte (da zero a quindici, nella fattispecie) ed essendo note le specifiche

(sottofase 1), è banale ricavare che le sequenze corrispondenti ai valori decimali da zero a

=1, mentre le sequenze corrispondenti ai valori

nove restituiscono un valore di uscita z =0.

decimali da dieci a quindici restituiscono un valore di uscita z

Sulla base di tali informazioni, è possibile realizzare la tabella che mostra in modo

esemplificato (ma nel contempo esaustivo), le variazioni del segnale d’uscita in funzione delle

1 Macchina sequenziale con ingresso a livelli a sincronizzazione esterna.

Traccia svolta da: Big Frenky 1

varie combinazioni del segnale d’ingresso, così come mostrato in Tabella 1, esposta qui di

seguito: Tabella 1. Tabella riassuntiva delle uscite a fronte degli ingressi.

A fronte della tabella così ottenuta si ottiene il seguente diagramma degli stati:

Figura 2. Diagramma completo degli stati.

Traccia svolta da: Big Frenky 2

Dal diagramma degli stati (Figura 2) è dunque possibile costruire la tabella degli stati

ricercata, mostrata di seguito, in cui per comodità tipografica si è omesso l’identificativo q

dello stato. →

q /0 1/0

1

z Tabella 2. Tabella degli stati.

Si porta il lettore ad osservare che dall’analisi attenta di quest’ultima, è possibile altresì

2 , con

evincere che la rete che si intende progettare è una macchina sequenziale sincrona

ingresso a livelli a sincronizzazione esterna.

Sottofase 3: minimizzazione del numero degli stati

Dalla teoria delle reti sequenziali, è noto il fatto che il numero minimo di elementi di

N

memoria necessari alla memorizzazione degli stati è dato dalla relazione:

[ ] [ ]

{ } { }

= = = .

N log S log 14 4

2 2

In effetti, non di rado può capitare che all’interno degli stati ne esistano alcuni

ridondanti, che comportano reti combinatorie più costose ed un numero di elementi di

memoria maggiore. Per tale motivo è naturale cercare di minimizzare gli stati sopraindicati

attraverso il metodo tabellare di Paull e Unger. ( )

τ = K

2 q q , i i 1

, 2

, , n

Dato che per ciascun ingresso i e per ciascuno stato , la sequenza non termina in

i i k

k k

( )

τ =

q , i q

uno stato stabile, cioè: .

Traccia svolta da: Big Frenky 3

La minimizzazione fornisce le seguenti ripartizioni fra gli stati a causa delle uscite:

Le ripartizioni in rosso indicano stati non

A compatibili.

/ / /

~ ~ ~

A B; A C; B C

B

C

Tabella 3. Ripartizione degli stati a causa delle uscite.

Il procedimento prosegue partizionando ulteriormente gli stati a causa degli stati

seguenti, secondo quanto detto da Paull e Unger:

Tabella 4. Ripartizione degli stati dovuta agli stati successivi.

Traccia svolta da: Big Frenky 4


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DESCRIZIONE ESERCITAZIONE

Esercitazione per l'esame di reti logiche del professor Roberto Canonico sul riconoscitore di codice 8-4-2-1. Il documento presenta il problema di costruire una rete nella quale devono entrare serialmente i bit di un codice decimale 8-4-2-1 a partire da quello meno significativo e dalla quale esce un segnale impulsivo che individua se i quattro bit costituiscono o meno una delle dieci parole codice previste. Con soluzione.


DETTAGLI
Esame: Reti logiche
Corso di laurea: Corso di laurea in ingegneria informatica
SSD:
A.A.: 2013-2014

I contenuti di questa pagina costituiscono rielaborazioni personali del Publisher Menzo di informazioni apprese con la frequenza delle lezioni di Reti logiche e studio autonomo di eventuali libri di riferimento in preparazione dell'esame finale o della tesi. Non devono intendersi come materiale ufficiale dell'università Napoli Federico II - Unina o del prof Canonico Roberto.

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