Esercizi svolti fondamenti di elettronica dei sistemi digitali

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Esame Fondamenti di elettronica dei sistemi digitali

Facoltà Ingegneria i

Dal corso del Prof. Giorgio Agostino

Università Politecnico di Bari

Publisher Jackcall

A.A. 2019-2020

31 pagine

Esercitazione

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Estratto del documento

Esercizi Pag 195

f(a, b, c) = a bc + a b c + ab c + abc

a b c l 0
a b l 1
a c l 0
a l 1
l 1

l = Bc + AB = Bc + A B = Bc + A B

fe: ABc + ABC + A Bc + ABC

l: ABC ABc + ABc ABC

(A B C )(A B C )

3)

f(a, b, c, d, e) = Σ(0, 1, 2, 3, 5, 6, 18, 25, 29) + d(9, 12, 21, 30)

0: 0 0 0 0 0 1
1: 0 0 0 0 1 1
2: 0 0 0 1 0 1
3: 0 0 0 1 1 1
5: 0 0 1 0 1 1
6: 0 0 1 1 0 1
9: 0 1 0 0 1 Ψ
11: 0 1 0 1 1 Ψ
12: 0 1 1 0 0 Ψ
18: 1 0 0 1 0 1
21: 1 0 1 0 1 Ψ
25: 1 1 0 0 1 1
29: 1 1 1 0 1 Δ
30: 1 1 1 1 0 Ψ

f = A̅B̅C̅ + A̅B̅ + A̅B + ABC̅E̅ + ABC̅E + ABDE̅

f(a, b, c, d) = ab + ed

0111 1110 1011 1010 1001 1000 0110 0100 0010 0000 1111 1101 1100 1011 0111 0101

II forme di Shannon

f = (a + c')(b + d)|a01d

8)

circuito generatore di bit di parità per un calcolatore in codice excess-3 solo porte NOR

y = b'cd' + a'c'd' + bcd + acd = = b'c'd' + e + c'd + b'c' + a'c' + c'd

13/02/2019

1) Si implementi la seguente funzione con un decoder

f(a,b,c,d) = ab̅d̅ + bc + c̅d̅ + b̅c̅ + bc̅

2) Si progetti un contatore binario sincrono modulo 5 avente

e indietro utilizzando flip-flop JK

J̅₁ = HQ₂Q̅₀ + MQ̅₀Q̅₂

K₁ = MQ₁Q₀

J₂ = MQ̅₀ + MQ₀

3) f(a,b,c,d) = Σ(0,1,4,7,9,12,15,20,23,24) + d(13,16,18,22)

N a b c d 0 0 0 0 0 1 0 0 0 1 4 0 1 0 0 7 0 1 1 1 9 1 0 0 1 12 1 1 0 0 15 1 1 1 1 20 1 0 1 0 23 1 0 1 1 24 1 1 0 0 13 1 0 1 0 16 1 0 0 0 18 1 0 1 0 22 1 1 0 1

a=1

f = c'd + a'c + b'd

7 1 3 4

f = c'd + a'c + a'b'

f(d, c, b, a) = Σ m(0, 1, 3, 4, 5, 8, 12, 15) + d(2, 6, 7, 13)

P_t = d' b' c' a

3) Contatore sincrono con i seguenti stati

0 - 2 - 4 - 5 - 3 - 1 - 0

S₂ = Q₁

S₄ = Q₂

K₂ = Q₀

K₀ = Q₂ Q₁

J₀ = Q₂

16/01/2018

Progetti un circuito in grado di eseguire il

codice select

1000 0000 0
0010 0100 0
0110 1110 0
0010 1111 0
1010 1101 0
0110 1101 0
0100 1111 1
1000 1010 1
1011 0011 1
1001 1101 1
1111 0010 0
1011 1111 0
1101 0111 0
0110 1001 0
0101 1100 0
1100 0010 0
1010 0111 1

Decoder

P₀
P₁
P₂
P₃

Esercizio 1 del 13/06/2019

progettare una unita` logica (AU) con ingressi A e B a 2 bit in grado di eseguire le seguenti operazioni:

A+B operazioni logiche
A-B operazioni logiche
B-1

fase esame

progettazione

S1 0 0 0 1 1 0 1 1

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