Architettura degli elaboratori - Esercitazione

X X X X X X X X Z -Z

0 1 2 3 4 5 6 7 2 0

1 0 0 0 0 0 0 0 0-0-0

0 1 0 0 0 0 0 0 0-0-1

0 0 1 0 0 0 0 0 0-1-0

0 0 0 1 0 0 0 0 0-1-1

0 0 0 0 1 0 0 0 1-0-0

0 0 0 0 0 1 0 0 1-0-1

0 0 0 0 0 0 1 0 01/01/00

0 0 0 0 0 0 0 1 01/01/01

La rete ottenuta è la seguente :

Calcolare il tempo di stabilizzazione di E , nell’ipotesi n = 2.

8 c

E' stato posto che Nc = 2. Per tutte le porte che hanno un numero di ingressi minore o uguale a 2

consideriamo il ritardo di stabilizzazione come t .

p

Considerando solo le porte AND e OR, abbiamo 6 livelli in questa rete per quanto riguarda l'uscita

Y, quindi il tempo è di 6t .

p

Nel caso delle tre uscite Z, abbiamo 2 livelli, uno composto da porte logiche OR a 4 ingressi, e uno

composto da porte logiche AND a 2 ingressi (al quale poi dovremo sommare il ritardo dato dal

calcolo di Y). Le porte OR hanno un numero di ingressi >Nc quindi il loro ritardo di stabilizzazione

sarà :

tp(lg 4)

2

Il livello AND invece è composto da porte a due ingressi, quindi ha ritardo t .

p

Quindi il ritardo complessivo della rete E sarà :

8

6t + tp(lg 4) + t

p 2 p

Esercitazione 2

2. (10 punti) Si consideri una rete combinatoria operante su parole, con 3 ingressi di 32 bit

A,B,C, e una uscita Z di 32 bit definita come segue:

Si è scelto di utilizzare due ALU distinte (le operazioni di confronto devono essere almeno due, ed

essendo una rete non sequenziale non è possibile riportare le uscite in ingresso), due commutatori e

un costrutto XOR.

La prima ALU esegue una sottrazione tra A e B. A questo punto possono accadere tre cose : la

prima, è che A e B siano uguali. In questo caso ci interesserà calcolare il massimo tra i tre ingressi.

La seconda, è che A sia maggiore di B, e la terza è che B sia maggiore di A. Negli ultimi due casi ci

interesserà calcolare il minimo tra i tre ingressi.

Caso 1 : il bit zero dell'ALU1 viene settato a 1 e collegato al costrutto XOR. Il bit sgn

• rimane a 0 (poiché il risultato non ha valore negativo) ed è collegato all'ingresso alfa del

primo commutatore. Agli ingressi x e y del commutatore sono collegati rispettivamente A e

B. In questo caso A e B sono uguali, quindi non ci interessa realmente quale verrà mandato

in uscita, comunque alfa=0 fa si che l'uscita assuma il valore di A. Tale uscita è collegata al

primo ingresso dell'ALU2 mentre al secondo è collegato C. Ancora una volta viene eseguita

una sottrazione, questa volta tra A e C. Il bit sgn varrà 1 se C è maggiore di A e 0 se A è

maggiore di C. A e C sono collegati anche agli ingressi del secondo commutatore. Ci

interessa avere il maggiore, quindi vogliamo che se sgn vale 1, venga restituito C altrimenti

A. Il costrutto XOR confronta il valore 1 del bit zero dell'ALU1 con il sgn dell'ALU2. XOR

restituisce 1 se i due ingressi sono differenti tra loro. Quindi restituisce 0 nel caso che C>A e

1 nel caso A>C. Il risultato viene poi negato (quindi abbiamo C>A=1 e A>C=0). Nel

secondo commutatore gli ingressi X e Y sono collegati rispettivamente a A e C. L'ingresso

alfa=0 determina A in uscita, alfa=1 C in uscita. Se C>A quindi viene restituito C, altrimenti

A. E cioè il massimo fra A, B e C.

Caso 2 : assumiamo che A sia maggiore di B. Il funzionamento è identico al precedente,

• l'unica differenza si ha nel bit zero dell'ALU1. In questo caso infatti esso varrà 0, e questo

determinerà un'uscita differente nel costrutto XOR.

Caso 2 : uguale al precedente, ma B è maggiore di A. Il bit sgn dell'ALU1 fa si che il primo

• commutatore invii B anziché A all'ingresso dell'ALU2.

Tabella riassuntiva :

Zero ALU1 Sgn ALU2 Risultato XOR negato Operazione da

svolgere

0 0 1 Trovare il min, che in

questo caso è C

0 1 0 Trovare il min, che in

questo caso è il minore

tra A e B

1 0 0 Trovare il max, che in

questo caso è A (o B)

1 1 1 Trovare il max, che in

questo caso è C

Ritardo di stabilizzazione

Assumiamo che il T = 5t

alu p

Per quanto riguarda il ritardo di stabilizzazione dei commutatori (a n ingressi prinipali e m ingressi

di controllo) , possiamo considerare tali componenti come delle reti combinatorie aventi

concettualmente due livelli di logica.

il livello AND è costituito da n porte AND, la j-esima delle quali ha m + 1 ingressi: uno è xj

• e gli altri m sono le variabili di controllo opportunamente affermate o complementate in

modo da dare luogo alla stringa binaria equivalente al valore naturale j;

il livello OR è costituito da un porta OR con n ingressi. A questa realizzazione concettuale

• corrisponde una realizzazione effettiva in cui ogni porta AND/OR può essere sostituita da

una struttura ad albero se il suo numero di ingressi è > Nc.

In particolare:

il livello AND è costituto da n alberi, ognuno di arietà Nc e di profondità:

• [ lg ( m + 1 ) ] = [ lg ( [ lg n ] + 1 ) ]

Nc Nc 2

il livello OR è costituito da un albero di arietà Nc e di profondità:

• [ lg ( n ) ]

Nc ≤

Indicando con t il ritardo di una porta AND/OR con un numero di ingressi N Nc , il ritardo di

p

stabilizzazione di un commutatore ad n ingressi è quindi dato da:

T (n, Nc, t ) = t ( [ lg ( [ lg n ] + 1 ) ] + [ lg ( n ) ] )

K p p Nc 2 Nc

Nel nostro caso abbiamo 2 commutatori : ciascuno ha due ingressi principali e un ingresso di

controllo. Quindi per i commutatori il t sarà :

p

2t p ≤

Il costrutto XOR ha due livelli composti da porte con N Nc ingressi, perciò vale 2t p

In conclusione quindi, il ritardo totale della rete è :

10t + 2t + 2t = 14t

p p p p