Elettronica digitale

IN OUT••• Fi PULL-DOWN NETWORK, fatto daPDNd n-mos:

N.B Entrambe le reti ricevono lo stesso ingresso

Quando la pull-up conduce la pull-down è spenta e viceversa

I transitori N-Mos sono attivi quando l’ingresso vale 1

I transitori P-Mos sono attivi quando l’ingresso vale 0

La connessione in serie di due interruttori è attiva quando entrambi sono attivi

La connessione in parallelo di due transitori è attiva quando almeno uno degli interruttori è attivo

PDN E PUN sono duali cioè se la PUN è accesa, la out si carica. Se la PDN è accesa la out si scarica Fuera )out-FLIns.

IMPDN quindi conduce 0=L out -, ..Guera Fconduce

PUN quindi G=L 1out out = ==, )GIÀ

Quindi FcniOUT = - . .. ..PARALLELO DI TRANSISTOR

Due transistor sono in parallelo quando sono connessi fra loro tutti i terminali omologhi dei dispositivi. In tal caso la corrente complessiva Ids del parallelo è la somma della corrente dei due transitori. SAPENDO

CHE :VGVGSVGSI 2 ==• VDSL VDVDSZ= =•Poiché entrambi-6 sono accesi econdividono ilsourceSeq= S1+S2+S3….SERIE DI TRANSITORILa situazione è più complicata in quanto i due mosfet non lavorano nella stessaregione e che le tensioni VGS e VDS non siano uguali.Introduciamo le seguenti semplificazioni :-non consideriamo l’effetto Body- supponiamo che entrambi i mosfet siano in regione linearecalcoli li trovi a pag 41 di appunti pazzoSeq= (1/S1+1/S2)1-DIMENSIONAMENTOD• L—> orizzontale% A W—> verticaleG. 5 LW .=. =•• sTransitore ad area minima: S=1, W=L=Lmin , A=Lmin^2esempi di dimensionamento di blocchi logici fully cmos: NOR vs NANDP'pinIpotesi —> 2 p=CASO NORPrimo caso: Mn area minima=1 VDD•A Mps-transitori N in parallelo o•-transitori P in serie B Mpz• o OUT•Area Pull-Down= 2 , Sneq=2 at B-per mantenere simmetria tra i tempi di scarica e carica: MmaTeen

modo non lineare dalletensioni ai terminali del transistor—> quindi la capacità non varia in modo lineare come nel caso di un condensatore a facce piane parallele posso approssimare il comportamento della capacità a quela lineare con laderivata (pendenza = derivata) —> si parla quindi di CAPACITA DIFFERENZIALE

CASO 1: capacità differenziale di canale in regime lineare

Qnlsl ( vosCox ri-= ) IKxI VT( )( VGSQn Cox✗ --= " (GB/QCH )Cox (W VGS kx DXVt ). - -= 0VDSVi ✗I✗ = L L Tutto l’effetto capacitivo muore nel%QCH )f- VdsVtlo ( dxvosvi. ✗ --= canale—> bulk non vede; }¥ ){ VI) cambiamenti2-Vt [QCH (weox vos --= ¥ ][ ¥QCH ) LVtCox VosW (- - -= [ ]¥VGSQCH CoxUIL VT-= - - )eox-LKE-i-VY.VEQCH ¥ VtW 2.-= - -]VI[W.L.laQCH ¥ VT+= _ OQCH[ OQCH W.tn COX (GS Gd- ==== OVGS JVGD2

CASO 2: regione di saturazione

G }È• CoxCgs 2vi.: -e"""s ( CGB0 0GD e ; =B•Zona canale = trapezio

—> 0 capacità nel drain, quindi 2/3 del canale obbedisce alscorce e 0 al drain

CASO 3: regione offtransitore spento= non ho collegamento elettrico

Ma ciò vuol dire che non riesco ad arrivare al valore di soglia non che non hocapacità

—> la capacità è dovuta alla variazione della concentrazione di lacune nelsubstratoconnessione fra source e drain e il gate non sono presenti poiché il canale non èpresente

—> unico collegamento che ho è quello tra gate e bulkCGB_-WLE_-WL8QEWLl ox@G5VBs.r" e; È una capacità specifica che è inferiore a Cox edipende da Vg, ma che supponiamo uguale a Cox per-- - - . semplificare.

• BCAPACITA’ PARASSITE

1. OVERLAP:C’è una piccola sezione lunga Xd in cui il gate si sovrappone al source e un’altra(simmetrica) in cui il gate si sovrappone al drain. Quindi se esaminiamo la parte tragate e source ci accorgiamo che si forma un campo

elettrico fra i due strati, e quindivi è una capacità parassita. Tale capacità è esprimibile così: Cgs= Xd W Coxe dall’altra parte: Cgd=Xd W Cox

2) FRINGING

il gate è composto da metallo, quindi per garantire una buona conduttività devo avere dimensioni in altezza molto alte. Quando si trova in regime stazionario il gate non conduce, ma durante un transitorio invece il gate conduce.

CATENA DI INVERTITORI

Calcoliamo quanto vale la capacità nel caso di una serie di due invertitori

Con 5mCox

Un Lucia Sn--=Cp CoxLeninWp .. '= 01 20( )CoxCg -2min Wp UnUnCntlp E+. ===eint-eint-einilg-lox.duiu.vnvipE)( Lt -.)( UnCmlg -2minLte sn Un Sn= == aniceIain E)Cox (Sucg 1 +. - .= Più è alto più la corrente sarà alta, ma sarà più pesante✓ > da accendere per l’invertitore primaeminente(lg Sen E)Emin 1 Cini+-= =analizziamo i tempi di carica e scarica nel caso di due invertitori)1TRTE [ 2cL1{Tav

2cL fn+ FP+= = -hadPm2 popVDD /VTN la=/ 1VTPI [ ÷ FTAV +=,•Assumiamo che: Vdd ppP'SPPPPm E n= =-• gm pipT' ÷2cL 1f÷f- F= =• _ .Vdd 'SnpmCivili ) #( ITE2.p F == _rddpin .sn/ )( (2 quindi dipende solo da parametri tecnologiciLTEminT #RITARDO = .Interno pin VDDInvertitore che carica un invertitore più grande§ ( )O Lte2cL ( min1ti F =- _ Cininvddsn gmP' PintCinica > -(iN( E)INT Chin'2 " F.CLte _.pgmy ,- G-T' Pint= . cintRBUFFECircuiti per pilotare grandi capacitànelle catene di invertitori è chiaro che il tempo di carica della capacità saràsuperiore a quello della scarica del condensatore in ingresso. Per ov viare al caricotroppo grande si introduce un ulteriore BUFFER fra le due capacità.Per ottenere il massimo risultato, i due buffer devono essere dimensionatidiversamente: primo più piccolo, secondo più grande poiché esso caricherà

piùvelocemente a grande capacità in virtù del suo maggiore dimensionamento, e quindisarà opportuno metterlo a monte della CL.

Caso singolo buffer:abbiamo aggiunto un’invertitore fra l’invertitore a dimensionamento minimo iningresso e la capacità di carico CL

Il dimensionamento del buffer invertente che abbiamo aggiunto lo indichiamo con Ue vorremmo trovare il valore di U che minimizza il ritardo complessivo.

Se supponiamo che al nodo intermedio la capacità C coincida con la capacità diingresso del secondo invertitore

Sn u.snti• 00 2. Klintla =U' ( CLinteint'Snp':pjT2TITTOT += "2 CL Tini KTintiTtt TiniU =-= -→ ginU , All’aumentare di U si riduce il ritardo delUUtint TiniTTOT += secondo invertitore però aumenta della delUOTOT k[- primo; deve quindi esistere un valore diPint= -ou dimensionamento U che minimizza il ritardo.Tale valore può essere ottenuto annullando laUTINT

hoUOPTTinte =, derivata del ritardo complessivov2Si noti che il dimensionamento ottimo è tale da uguagliare il ritardo di dei duestadi: )Tp fa( Cllipoh tipoTpo 22n t- = =- ( intcaso cascata di buffer invertenti:in questo caso il primo invertitore ha dimensionamento minimo e capacità diingresso C1=Cin, mentre tutti gli altri hanno un dimensionamento ottenutomoltiplicando per U>1 il dimensionamento dell'invertitore che precede, quindi1)l'ultimo stadio ha dimensionamento .( n -uSi osser vi che l'aumento progressivo dei diemensionamenti secondo il fattore U sitraduce nel fatto che la capacità di ingresso di ogni stadio è pari ad U volte quelladello stadio che precede.Se assumiamo che la capacità di uscita del primo invertitore sia uguale alla capacità