elettronica digitale

ELETTRONICA DIGITALE

Flusso di progetto di un'architettura digitale

• Definizione specifiche
• Disegno architettura del sistema: schemi a blocchi su vari livelli
• Progetto logico
• Realizzazione circuito
• Layout circuitale

Schema a blocchi architettura livelli

Arch. di sistema (2 blocchi)

Architettura RTL (Register transfer level)

Livello logico (rete di porte)

(Livello circuitale)

Layout: si ricostruisce il circuito gerarchicamente per livelli e si definisce il Layout di stampa.

Circuiti digitali tipologie

• IC o ASIC (Application Specific IC): realizzati in fonderia da specifico layout.
• FPGA (Field Programmable Gate Array): chip preconfigurati e programmabili.
• Componenti hardware discreti su IC utilizzabili singolarmente es. porte logiche.

Segnale digitale

(al reale un segnale generalmente rappresenta solo due tensioni)

Un segnale si definisce digitale se assume solo due valori detti: valore alto e valore basso (identificati da 2 livelli di tensione - valore basso = 0, valore alto = 1)

Non esiste un segnale reale che effettivamente passi istantaneamente dal valore basso a quello alto (o viceversa) e inoltre non esiste un segnale che mantenga un valore di tensione perfettamente costante e privo di rumore.

• Segnale digitale ideale
• Segnale digitale reale (ipotesi rappresentativo)

Per definire però i 2 livelli del segnale si introducono 2 livelli di tensioni che indicano quando il segnale è alto o è basso (quando il segnale oltre le 2 soglie esso per un breve lasso temporale assume lo stato "X" indeterminato)

Segnale analogico

Un segnale analogico assume infiniti stati ed ogni variazione di stato ha significato.

È possibile "modellare" in digitale un segnale analogico per approssimare gli infiniti stati dell’analogico. Ci creano più segnali digitali, ma n _segnali digitali corrispondono a 2ⁿ stati diversi.

esempio per 3 variabili di min-term e max-term

A B C F min-term max-term

0 0 0 0 - A+B+C

0 0 1 0 - A+B+C

0 1 0 0 - A+B+C

0 1 1 1 ABC - A+B+C

1 0 0 0 - A+B+C

1 0 1 1 ABC - A+B+C

1 1 0 0 - A+B+C

1 1 1 1 ABC - A+B+C

se si usano i min-term per rappresentare le funzioni

si parla di forma canonica and-or se si usano

i max-term di forma canonica or-and

espressioni in and-or

si prendono i min-term corrispondenti alle combinazioni in cui out-put = 1

e si sommano (or multi-input)

(per la funzione nella tabella superior: F(A,B,C)=ABC+ABC+ABC

esempio circuito della funzione

espressioni in or-and

si prendono i max-term corrispondenti alle combinazioni in cui out-put = 0

e si moltiplicano (and multi-input)

(per la funzione nella tabella superiore: F(A,B,C)=(A+B+C)(A+B+C)(A+B+C)(A+B+C)(A+B+C)(A+B+C)

dualità tra le due forme

se si costruisce la forma or-and di  e si nega il risultato

in max-term si ottiene la forma and-or di F

sempre per la funzione precedente:

F = (A+B+C)(A+B+C)(A+B+C) negando F così espresso si ottiene:

in max-term (A+B+C)(A+B+C)(A+B+C) = ABC + ABC + ABC

sintesi n2and-n2and nor-nor

Pushing Bubble

n2nd-n2n0l

De DeMorgan

si può anche scrivere come

infatti P.P = P̅

le porte nand hanno un'implementazione circuitale molto più piccolo

veloce rispetto alle altre (CMOS convenzionale statico)

nor-nor

De De Morgan

la doppia negazione scambia il segno

anche per le nor vale.

P̅ P̅ = P

a livello logico il MUX a piú ingressi é rappresentabile da n livelli di MUX in cascata.

una circuiteria di questo genere é composta da piú di 2 livelli di circuiti; nel caso in esame 2 livelli di "MUX" corrispondono a 4 livelli (AND-OR AND-OR)

Majority Gate

F = AB + BC + AC

il Majority Gate porta in uscita il bit che é piú presente in ingresso. In questo caso gli ingressi sono tra loro eguali 2 o piú l'uscita é 1 altrimenti l'uscita é 0

Funzioni logiche sequenziali

In una funzione combinatoria l'uscita all'istante k (U_k) dipende unicamente dall'ingresso I_k (posti i dovuti ritardi) U_k = ƒ(I_k)

La relazione ingresso-uscita è dunque istantanea.

In una funzione sequenziale invece l'uscita dipende sia dall'ingresso che dallo stato all'istante k e lo stato è funzione sia dell'ingresso all'istante k-1 precedente che dello stato dallo stato (istante k-1 precedente).

U_k = g (I_k, S_k)

S_k = h (I_k-1, S_k-1)

Le funzioni h e g quindi non più una relazione causa-effetto istantanea ma ha una relazione con un numero degli stati precedenti.

Funzione sequenziale base

Flip-Flop tipo D

Funzionamento:

Clock

Din

Dout

(nel grafico sono sottintesi i ritardi)

In un Flip-Flop tipo D l'uscita commuta al valore dell'entrata solo quando l'entrata clk è in prossimità corrispondenza di un fronte di salita (clock rising edge), l'uscita mantiene il valore acquistato che non sia presente il successivo fronte.

se non ci inserisco nulla lo stato resta a start, l'uscita resta a 0.

Se lo stato è a live (riga 3,6) inserendo 50cent si porta lo stato a ten e peunche inserendo 10 cent si porta lo stato a ten (la macchina non dà resto), e state ammessa la combinazione.

es per cui allo stato live se non si inseriscono ulteriori moneto in ogni seguente caso comunque lo stato sembrerà rimasto a live. Va notato che avendo arrivati a 10 cent la cervenalla non viene dieatribvica, questo perchè col inserisce un ulteriore riga che, comunque coletto gli ingressi (mettendo note che dovea essemo)

o) se lo stato presente è ten porta lo stato successivo a start azzerando il contatene e l'uscita Condyl col 1 disstiumbindo la cervenalla

Fasi di anltori

• una volta realizzate la Tavula ci si poceda como segguali
• ca si aggiunguno ie riglna impliector dove premaitia delli unkeluonili
• (per formuizu ni frozione gesso rappromptanu ie stresso renile dove tutte le combinazioni d'ingresso)
• si codificano i vemi stati (per 3 stati sono necessari i abiti e auma)

Codlice

stato start 0 0 live 0 1 ten 1 0

X: stato presente Y: stato successivo

intero si riscicua le terule P.S. costituendo le roclitice in bit agli stati

most Nicklo dimo P.S._X1X0 N.C._Y1Y0 Condy

• 0 0 0 0 0 0 0
• 1 0 0 0 0 0 0
• 0 1 0 1 0 0 0
• 0 0 1 1 1 0 0
• 1 0 1 1 0 1 0
• 0 1 1 1 1 1 1

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Reset retrigger Reset hardwired Activando reset si forza sul registro il valore del Hardwired reset. Tali implementazioni son ovviamente sincrone.

Latch D-Tipo

Il latch può lavorare in trasparenza o in hold Se il clock è alto il latch è in trasparenza viceversa è in hold, se D è in trasparenza ("uscita commuta istantaneamente all'entrata [con 1 con minci ritardo]") se è in hold l'uscita permia sul valore assunto prima del passaggio a tale stato e rimane così attivo al passaggio in trasparenza.

Sintesi mappe

Sintetizzo Lock

X₀ X₁

Lock si attiva nello stato A con A: (X₀ X₁ X₂) = (000)

L = X̅₀ X̅₁ X̅₂

Sintetizzo Unlock

X₀ X₁

Unlock si attiva nello stato "111": (X₂ X₁ X₀) = (111)

I_next = 1 e Digit = 0

U = X₁ X̅₀ X̅₁ ̅0 I_next Digit

Sintesi estesi successivi

Y₀

X₀ X₁

I₁ + I₂ e I̅ + I' = I̅ + I = 1

X₀ diventa L se (X₂ X₁ X₀) = (000, 010, 011)

[stato A] se (X₂ X₁ X₀) = (110)

I_next = D = L o I = I' = ...

Quando lo stato attuale passa per caselle con caselle inserisco le connessioni per cui Y₀ nel next state diventa L e rimane