Appunti di Architettura dei Sistemi Integrati - ASI

24/09/18

13^a lezione

Accenni al VLSI, alla legge di Moore, allo sviluppo dei processi tecnologici:

• legge esponenziale che lega il n° di transistori
• sui wafer di silicio

Per realizzare ASIC si sfruttano componenti discreti o componenti off the shelf. Il costo di un sistema integrato dipende dalla quantità prodotta (costi ricorrenti) e infatti ci sono i costi manifatturieri. A questi vanno aggiunti i costi delle maschere, che vanno nella sottosezione dei costi non ricorrenti.

_Cs = C_I + C_V + C_L con N volume di produzione

• C_V costi variabili
• C_F costi fissi
• C_T costo totale

ma C_V = C_package + C_test + C_processo

C_processo = C_wafer / (m_C V_x)

dove m_C è il n° di chip presenti sul wafer mentre V_x è la resa legata alla progettazioni di maschera - utilizzo degli stessi chip su wafer di silicio.

m_C = A_w / A_C = area del chip

e

V_x = e^-ΛD dove D è il n° medio di difetti per cm² (0.3 / 1.0 cm²)

C_processo = C_wafer A_w A_C Λ D

I costi di processo dipendono dall’area dei chip.

Il costo totale è quindi dato da:

C_f + C_t/N + C_package + C_test + C_valex ΔE^A-S

la scelta di componenti integrati o distribuiti dipende anche dalla scelta di pseudo mon, quindi di questi costi.

Le maschere definiscono l'insieme delle strutture che, una volta trasferite nel wafer di silicio, formano strato su strato i diversi elementi dei dispositivi elettronici e le inter connessioni. Affinché il circuito sia completamente funzionante è necessario che l'insieme di queste strutture sia conforme ad una serie di regole (note come regole di layout) e vincoli in termini di dimensioni e distanze reciproche Il package costituisce l'interfaccia tra il circuito imple mentato nel chip in silicio ed il mondo esterno; influen zando in modo determinante le prestazioni, l'affidabilità, il tempo di vita ed il costo del circuito integrato C_package è

Il costo fisso è indipendente dal volume di produzione e quindi dal numero di prodotti venduti. Una componente molto importante del costo fisso è lo sforzo nel tempo e le manodopera necessari per produrre il progetto Il costo di progetti azione → Il costo di progettazione è fortemente influenzato dalla complessità del design, dall'aggressività delle specifiche e dalla produttività del progettista

L'ASIC è un circuito integrato creato appositamente per risolvere un'applicazione di calcolo ben precisa. Hanno lo svantaggio di avere un costo elevato limitandone l'uso

Il livello RTL oltre ad essere simulabile è

anche sintetizzabile.

Esistono dei tool che verificano che la metlist

prodotta fornisca/implementi il file vhdl.

• Livello Transistor e Livello Layout

Il passaggio dalla metlist al layout è automatico se

si sfrutta la tecnologia cell-based.

Questa descrizione è di tipo top-down. Se le specifiche

non vengono rispettate si procede in verso opposto per cercare

di soddisfare vincoli funzionali/prestazionali. Quest'ultima

procedura è di tipo bottom-up. Procedere in verso opposto

permette di modificare il layout (cioè solo il layout) oppure

dal livello transistor in giù e così via, fin quando le specifiche

non vengono rispettate.

La progettazione gerarchica consiste nel dividere il problema

fin quando non si perviene ad elementi semplici.

Discorso analogo per t_PLH ed t_f, definiti nel seguente modo:

t_PLH = t₀ + I₁t_R + I₂C_L, t_f = t₀ + I₁t_R + I₂C_L

Si hanno quindi le incognite da "modellare" per minimizzare l'errore tra i dati simulati e quelli predetti usando queste formule del modello lineare. Purtroppo risultato poco accurato motivo per cui si sfrutta un modello non lineare.

t_PLH = f(t_r, C_l) t_PLM = g(t_F, C_L) t_r = f(t_out, C_l) e

t_Rout = g₁(t_r, C_l)

Tali funzioni sono implementate tramite tabelle (si hanno dunque 4 tabelle nel caso in cui sto utilizzando un inverter).

Nel caso in cui non sono presenti nella tabella valori obiettivi si procede per interpolazione.

Cosa succede invece, se ho una AND a 2 ingressi?

AB Z = AB

Se B = 1 → A↑ e Z↑ _{(timing arise)}

Si avranno 4 tabelle per t_PHL e t_PLH e 4 per t_r e t_f

Cioè 8 tabelle!

A B Z = AB 0 0 0 0 1 0 1 0 0 1 1 1

Se A = 1 → B↑ e Z↑ _{(timing arise)}

B = 1 → A↑ e Z↑

A↑ e Z↑

S: implementa tramite CMOS:

C_out = c(ab) + ab

1. 2 A B C_in: abc + abc C + abc + abc_in + abC_m

la C è difficile implementarla in CMOS, la funzione S risulta più semplice se espressa in funzione di C_out

S: C_out(ab + C_in) = abC_in

• a b, C_out = c(ab) + ab
• a b A + B
• b C_in
• C_out O C_out
• funzione C_out già ottimizzata

per S posso ottenere un circuito anch'esso a specchio. Il circuito considerato è il seguente:

• A B C_m
• A B
• C_m

quale architettura associare all'entità.

Entità e architettura vengono descritti in un file di testo

(non è detto che il file sia lo stesso, si può avere un

file per l'entità ed uno per l'architettura) si consiglia

di usare lo stesso file di testo per la coppia

entità/architettura

Esempio:

devo specificare il nome perchè per una

entità posso avere più architetture

Cioè S passa da 0 a 1 in un tempo pari a t = t_t + t_g.

ASSEGNAZIONE WITH SELECT

Esempio: MUX

• a₃
• a₂
• a₁
• a₀

Se S = 11 → y = a₃

S = 10 → y = a₂

S = 01 → y = a₁

Selezione S = 00 → y = a₀

L'entity è il mux mentre l'architettura è questa:

• library IEEE;
• use ieee.std_logic_1164.all;
• entity mux is
• port (a3, a2, a1, a0: in std_logic_vector (7 downto 0);
• s: in std_logic_vector (1 downto 0);
• y: out std_logic_vector (7 downto 0));

end entity mux;

architecture test of mux is

begin

with s select

y <= a₃ when "11",

a₂ when "10",

a₁ when "01",

a₀ when others;

end architecture test;

Ci sono 2 regole importanti da ricordare per l'assegnazione selezionata:

• casi elevati devono essere tutti mutualmente esclusivi, cioè non possono essere contemporaneamente veri;
• i casi elevati devono prevedere tutti i possibili valori