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Estratto del documento

ARCH ITETTURE FPGA

1

2

3

4

io

5

Codice HDL Simulazione

Architetture Design

progettazione dell'ambiente di prova

Requisiti

Sintesi

Implementazione

Analisi di timing

Behavioral Bitstream

6

7

P�

Bit Stream

R�

FPGA�

O�

SRAM-based

M

8

9

� CLB�

� Block Select RAM�

� Multipliers �

� DCM

10

11

12

RAM_LUT

ADDR

Scrittura:

ADDR

A [4 : 1]

W G [4 : 1]

WS

DI

I/O

DI

CLK

WE

WE

CLK

Strobe gen.

WS

13

5° bit stabilisce se si scrive o si legge

ADDR

LUT

A

WG

CLK

CE

Data_Out

DI

Strobe gen

Data_In

14

15

16

VDD

VDD

T

T

FF

Output

FF

PAD

FF

FF

Input

17

Digital clock manager.

Impiegato per fornire il clock negato sul 2° registro

Sensibile alla discesa

Si prendono dispari

Si prendono pari

18

19

VDD

In

Out

20

21

Viene sospeso per mezzo periodo

22

23

LUT-6

6° Bit

5 Bit

LUT-5

Out-5

Out

LUT-5

0u

t

0

1

Out-6

24

25

26

Oltre ad o p er a re lo shiftin g, possiam o us a r e l'in gresso asin cron o p er p u n t are a d u n a casella in particolare

27

Reg .� Acc.

4 8-BIT

28

29

Fino all'abbassam ento, com preso il fronte, c'è trasparen za

30

31

32

33

Clk En gated_clk

Il FF in izierà a Skew Il clock gen erato è sfasato lavorare d a qu esto fron te

34

Non usa le LUT SHR, poi ché è u n registro SIPO.� In questo caso la LUT n on p u ò essere usat a, poi ché n on p u ò veder e con tem por an eam en te tutte le posizion i, m a 1, al più 2 per volta.

35

Non specifican d o più tutte le posizion i visibili, allora il sin tetizzatore utilizzerà u n a LUT.� Con il segn ale asin cron o, possiam o scegliere quale in dirizzo far usci re

36

Ci + 1

LUT pi

MUXCY

gi Ci

Si XORG

37

Tipi defin iti d a n oi

38

39

40

41

42

43

44

Vien e c om u n icato l'in dirizzo e a lt re in fo (ad e se m pi o q ua n ti da ti si voglion o le ggere

  1. 1° Bus
  2. 2° Bus

A scrittura completata, sul canale di controllo ci viene dato il respons

45

Il Lite è come il MemoryMap, ma senza bus, quindi si legge/scrive 1 dato per volta.

  1. 1° Bus
  2. 2° Bus

Questo genere di protocollo è quello

Lo stream è un protocollo non-MemoryMapped, generalmente utilizzato per

ed è a senso unico, dal master verso lo slave. Può essere utile ad esempio

svolgere operazioni di controllo.

per trasferire immagini

Comunicazione

punto punto

Non ci sono gli indirizzamenti,

sono già definiti

  1. 1° Riga
  2. 2° Riga
  3. 3° Riga

Porte High

H�

Performance P

Dettagli
Publisher
sansalone99
A.A. 2022-2023
52 pagine
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SSD Ingegneria industriale e dell'informazione ING-INF/01 Elettronica
I contenuti di questa pagina costituiscono rielaborazioni personali del Publisher sansalone99 di informazioni apprese con la frequenza delle lezioni di Architettura fpga e progettazione e studio autonomo di eventuali libri di riferimento in preparazione dell'esame finale o della tesi. Non devono intendersi come materiale ufficiale dell'università Università della Calabria o del prof Corsonello Pasquale.