Circuiti Integrati Digitali - Esercizi

1)

a)

Identificare la rete elettrica della porta CMOS che realizza la funzione g) Y=AB+C(D+E)

b)

Realizzare la funzione precedente con porte standard CMOS (NAND, NOR e Inverter), riportando lo schema logico corrispondente.

c)

Assumendo in entrambi i casi tutte le porte realizzate con NMOS e PMOS rispettivamente uguali all’NMOS e al PMOS dell’invertitore simmetrico di riferimento, valutare per i due casi a) e b) le transizioni delle variabili che determinano il maggiore tempo complessivo di propagazione (t_phl o t_plh) ed esprimere quest’ultimo in funzione del tempo di propagazione t_p0 dell’invertitore.

2)

Completare lo schema elettrico di una PAL che debba realizzare le funzioni seguenti con una logica a due passi (si indichino le connessioni effettuate riportando delle X sulle opportune intersezioni): Y1=A(notB)+BCD+AC; Y2=A+B+(notA)(notB)+(notC)D+ABCDABCD

3)

Disegnare una PLA con 3 ingressi e 3 uscite in logica domino che realizzi le seguenti funzioni: Y1=AC+B(notC) Y2=AC Y3=A+(notB)(not C)+ABC

4)

a)

Disegnare lo schema elettrico di una cella di memoria dinamica NMOS a 4 transistor.

b)

Dimensionare le porte T1,2 affinché all’atto dell’apertura delle porte la tensione V_ol al nodo del latch che si trova a livello logico basso non superi il valore di 0,5V; si assumano linee prevaricate a V_dd, k’n=50 μA/V², V_tn=2V, λ=0,5μm, W/L|n=2/1 μm, V_dd=5V, C_L=1pF.