Appunti di Elettronica generale - Parte XXVIII

Appunti Elettronica Generale:

Libro Circuiti per la Microelettronica

di Sedra Smith

Parte XXVIII

ORA STUDIANDO IL COMPORTAMENTO DEL MOS INTERDIZIONE COMINCIANTE, VIENE UN

USCITA BASSA, SI CHE:

V_y = V_a ~= K_p / K_n,eq (V_DD - |V_tp|)² / 2(V_DD - V_th)

DOVE K_n,eq = K_n W / 2L = K_n / 2

=> V_y ~= 2V_a poiche la Va e questa rete avra un uscita ad un inverter e lo stesso alto.

IN MANIERA ALTERNATIVA, NEL CASO DI UNA USCITA BASSA => RETE DI PULL, IN PULL-OUT.

POSSO CONSIDERARE UN CIRCUITO EQUIVALENTE.

V_A    V_B    Req    V_y

V_OH    V_OH    2R_on    2I_primissima - R_on

RITROVIAMO QUI L'USCITA BASSA RISPETTO A QUELLA DELL'INVERTER. (A PARITA DI DIM. GEOM.)

ANALIZZANDO I LIVELLI LOGICI NELLA TABELLA DI VERITA

A    B    Y

0    0    1

0    1    1

1    0    1

1    1    0

STIAMO DUNQUE REALIZZANDO UNA FUNZIONE BOOLEANA

Y = A · B

NAND -> RESISTENZA 1 QUANDO TUTTI GLI INGRESSI E PRESENTE 0, RESISTENZA 0 SOLO QUANDO TUTTI I VALORI DI INGRESSO SONO 1

PER REALIZZARE LA FUNZIONE OCCORRE INTERVENIRE NELLA RETE LOGICA, CONSIDERIAMO UNA FUNZIONE DI ATTIVAZIONE CHE RISULTA VERA QUANDO SOLO QUANDO LA RETE DI PULL-DOWN CONDUCE, CIOE QUANDO VA = VB = Vth. EQUAZIONE ENTRAMBI

P_u(A,B) = A · B

=> Y = P_u(A,B) = A · B

FUNZIONE IMPLEM E IL COMPLEMENTO DI P_u(A,B).

COST PRENDO UNA SERIE CON 3 O + N MOS CORRISPONDERA AD UNA RETE NAND CON 3 O + INGRESSI.

TEMPI DI PROPAGAZIONE DI UNA PORTA NAND

- considero il transistor con carica carica.

- tempi di propagazione LH.

V_Y(0^-) = V_Y(0⁺) = V_OL, istantaneamente V_A = V_B = V_OL, t > 0⁺

- la corrente nel condensatore non dipende dall'inserzione di M_A, M_B effettivamente il nodo resta a liv. di V_OL in tale caso poiche la sua serie equivalente risulta non condurre.

t_PLH ≈ C_LOAD V_DD/2 / I_pull-up,eq = C_LOAD V_DD / k_P(V_DD - |V_TP|)²

- t_PHL tempo di propagazione HL.

V_Y(0^-) = V_Y(0⁺) = V_OH, istantaneamente V_A = V_B = V_OH, t > 0⁺, che risulta quando caso in cui avviene una discesa bassa. in questo caso la serie equivalente e sostituito il dispositivo equivalmente espresso che V_N = V_B = V_A.

I_eq = I_A + I_B = 2I, poiche nella matrice C_A = C_MIN = C_B.

- il condensatore tende a scaricarsi.

- il nodo del ramo analogico e l'inverteritore.

t_PHL ≈ C_LOAD V_DD / k_N,eq(V_GS - V_TH)² ≈ C_LOAD V_DD / I_pull-down,eq

ORA CONSIDERANDO I DUE TEMPI DI PROPAGAZIONE, TENENDO PRESENTE LA REGOLA DI BUON PROGETTO Vg in Vth ( => kn,eq >> Kp

=> tpHL >> tpLH => QUINDI, PER UNA PORTA NAND I TEMPI DI PROPAGAZIONE SONO ASIMMETRICI:

tp ~ t_fall/2 ~ e cosi VDD / 2Kp (VDD - |Vtp|)² TEMPO DI PROPAGAZIONE MEDIO.

L TEMPO DI PROPAGAZIONE DIPENDE DAL DIMENSIONAMENTO DELLA RETE DI PULL-UP E QUINDI, IN QUESTO CASO, DALLA FREQ. .

POTENZA DISSIPATA SU UNA PORTA NAND: c'e pot. dissipata statica?

STAZIONARIAMENTE

1) nel caso in cui ho un uscita mai Pbk = 0 perche IDDk = 0 (non c'e corrente di segnale)

2) nel caso inverso basso, utilizzo l'interruttore equivalente.

ICLC = I_tr-up MAX => non dipende da (W/L)_eq

PDL = IDDC * VDD = VDD Kp / 2 (VDD - |Vtp|)²

Hpp L'equilibrabilita' di un uscita alta e bassa, allora:

PD = 1/2 (PDL + PDH) = VDD Kp / 4 (VDD - |Vtp|)²

REALIZZAZIONE RETI LOGICHE COMBINATORIE:

Possiamo realizzare una qualsiasi rete combinatoria? Si.

Il solo operatore NAND, o non solo, insiemi funzionalmente completi, partendo da sole negazione, funzioni booleane, le implementazioni potra essere o tutte a porte di tipo a NOR o tipo a porte a transistor a discrezione. Questa implementazione non risulta ottimale tenendo conto di una logica a rapporto la rete a cui e' espritta attiva, cons' una rete composta da piu blocchi costruito da reti in serie e/o in parallelo possiamo quindi realizzate una funzione attivazione la cui equazione desiderata ai logici ingressi, l'uscita sara' il completamento di fa.

Y = fa(A, B, ...)

Schema di soluzione serie -> OR

serie -> AND

C' operatore OR ha precedenza sull'operatore AND.