Appunti di Hardware and embedded security - parte 1

Indice

1 Dalla tecnologia del silicio ai dispositivi MOS 5

1.1 Il silicio come materiale di base dei circuiti integrati . . . . . . . . . . . 5

1.1.1 Drogaggio n-type e p-type . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

1.2 Il transistor MOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

1.2.1 Transistor nMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

1.2.2 Transistor pMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

2 Modello a interruttore dei transistor MOS 6

2.1 Livelli logici e alimentazione . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

2.2 Modello switch-level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

3 Logica CMOS complementare 8

3.1 Principio generale della logica CMOS . . . . . . . . . . . . . . . . . . . . . 8

3.2 Inverter CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

3.2.1 Assenza ideale di consumo statico . . . . . . . . . . . . . . . . . . . . . . 9

4 Ritardo di propagazione nei circuiti CMOS 9

4.1 Significato del propagation delay . . . . . . . . . . . . . . . . . . . . . . . . 9

4.2 Ritardo high-to-low . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

4.2.1 Corrente di scarica e approssimazione . . . . . . . . . . . . . . . . . . . . 11

4.3 Ritardo low-to-high . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

4.3.1 Dipendenza del ritardo dai parametri tecnologici . . . . . . . . . . . . . . 12

4.4 Collegamento tra ritardo e aging . . . . . . . . . . . . . . . . . . . . . . . . 13

5 Porte logiche CMOS 13

5.1 Struttura generale di una porta CMOS statica . . . . . . . . . . . . . . . 13

5.2 Porte NAND e NOR CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

6 Consumo di potenza nei circuiti CMOS 14

6.1 Tipologie di consumo di potenza . . . . . . . . . . . . . . . . . . . . . . . . 15

6.2 Consumo dinamico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

6.2.1 Formula del consumo dinamico . . . . . . . . . . . . . . . . . . . . . . . . 16

6.3 Switching activity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

6.4 Esempio sul consumo dinamico . . . . . . . . . . . . . . . . . . . . . . . . . 17

6.5 Consumo di cortocircuito . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

6.6 Consumo statico e leakage . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

7 Componenti riciclati e fenomeni di aging 19

7.1 Il problema dei componenti riciclati . . . . . . . . . . . . . . . . . . . . . . 19

7.2 Aging e scaling tecnologico . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

1 2

8 Meccanismi fisici di aging nei transistor 20

8.1 Effetti generali dell’aging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

8.2 NBTI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

8.2.1 Dipendenza dai dati . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

8.3 HCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

8.4 Stress e recovery nell’NBTI . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

8.5 Modello analitico dell’NBTI . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

9 Effetti dell’aging sulle prestazioni dei circuiti 24

9.1 Rallentamento progressivo dei circuiti . . . . . . . . . . . . . . . . . . . . . 24

9.2 Aging e timing failure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

9.3 Margine temporale e lifetime . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

10Uso dell’aging per rilevare circuiti integrati riciclati 25

10.1 Principio di rilevazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

10.2 Catene di inverter come struttura di test . . . . . . . . . . . . . . . . . . . 26

10.3 Effetto del numero di inverter . . . . . . . . . . . . . . . . . . . . . . . . . . 26

10.4 Effetto della tensione di soglia e della dimensione della cella . . . . . . 27

11Processo litografico e variazioni di processo 27

11.1 Litografia nella fabbricazione dei circuiti integrati . . . . . . . . . . . . . 27

11.2 Origine delle process variations . . . . . . . . . . . . . . . . . . . . . . . . . 27

12Die-to-Die e Within-Die variations 28

12.1 Die-to-Die variations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

12.2 Within-Die variations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

12.3 Interpretazione spaziale delle variazioni . . . . . . . . . . . . . . . . . . . . 29

13Relazione tra process variations e aging 30

13.1 Variabilità iniziale e degradazione temporale . . . . . . . . . . . . . . . . 30

13.2 Sovrapposizione degli effetti . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

13.3 Implicazioni per la sicurezza hardware . . . . . . . . . . . . . . . . . . . . 31

14Introduzione alla detection of counterfeit ICs 31

14.1 Il problema dei circuiti integrati contraffatti . . . . . . . . . . . . . . . . 31

14.2 Perché i recycled ICs sono pericolosi . . . . . . . . . . . . . . . . . . . . . . 32

15Hardware metering per la counterfeit detection 32

15.1 Definizione generale di hardware metering . . . . . . . . . . . . . . . . . . 32

15.2 Fingerprint, tag e controllo post-fabbricazione . . . . . . . . . . . . . . . 32

15.3 Differenza tra variazione di processo e aging . . . . . . . . . . . . . . . . 33

16Path delay analysis per recycled IC detection 33

16.1 Concetto di path delay fingerprinting . . . . . . . . . . . . . . . . . . . . . 33

3

16.2 Aging e aumento dei ritardi . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

16.3 Impatto dell’aging sui path delays . . . . . . . . . . . . . . . . . . . . . . . 34

16.4 Impatto dell’aging su diverse porte logiche . . . . . . . . . . . . . . . . . . 35

17Flusso di identificazione tramite path delay finger-

printing 35

17.1 Visione generale del metodo . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

17.2 Path selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

17.2.1 Obiettivo della selezione dei path . . . . . . . . . . . . . . . . . . . . . . . 36

17.2.2 Criteri di selezione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

17.3 Silicon measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

17.3.1 Misura dei ritardi sul silicio . . . . . . . . . . . . . . . . . . . . . . . . . . 37

17.3.2 Controllo dell’ambiente di misura . . . . . . . . . . . . . . . . . . . . . . . 37

17.4 Identification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

17.4.1 Classificazione statistica . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

17.4.2 SOA e PCA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

18Clock sweeping 38

18.1 Concetto generale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

18.2 Relazione tra frequenza e ritardo . . . . . . . . . . . . . . . . . . . . . . . . 38

18.3 Vantaggi del clock sweeping . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

18.4 Esempio con path multipli . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

18.5 Path troppo corti e limiti della tecnica . . . . . . . . . . . . . . . . . . . . 39

18.6 Limitazioni pratiche del clock sweeping . . . . . . . . . . . . . . . . . . . . 40

19Principal Component Analysis 40

19.1 Perché serve la PCA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

19.2 Come funzionano le principal components . . . . . . . . . . . . . . . . . . 40

19.3 Limite interpretativo della PCA . . . . . . . . . . . . . . . . . . . . . . . . 40

20Design for Anti-Counterfeit 41

20.1 Motivazione del DFAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

20.2 Requisiti di una soluzione DFAC . . . . . . . . . . . . . . . . . . . . . . . . 41

21Ring Oscillators 41

21.1 Struttura di un Ring Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . 41

21.2 Frequenza di oscillazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

21.3 Aging e riduzione della frequenza . . . . . . . . . . . . . . . . . . . . . . . . 42

21.4 Process variation nei Ring Oscillators . . . . . . . . . . . . . . . . . . . . . 42

21.5 Process variation e aging rate . . . . . . . . . . . . . . . . . . . . . . . . . . 43

22Proprietà di un on-chip aging sensor 43

22.1 Obiettivi principali . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

4

22.2 Uso dei Ring Oscillators come aging sensor . . . . . . . . . . . . . . . . . 44

23RO-based aging sensor e self-referencing 44

23.1 Concetto generale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

23.2 Perché il self-referencing è utile . . . . . . . . . . . . . . . . . . . . . . . . . 44

23.3 Struttura generale del sensore . . . . . . . . . . . . . . . . . . . . . . . . . . 45

23.4 Separazione tra aging e variazioni ambientali . . . . . . . . . . . . . . . . 45

24Blocchi funzionali del sensore RO-based 45

24.1 Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

24.2 Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

24.3 MUX e segnale ROSEL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

25Sleep transistors 46

25.1 Funzione generale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

25.2 PMOS sleep transistors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

25.3 NMOS sleep transistors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

26Modalità operative del sensore 46

26.1 Segnale Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

26.2 Manufacturing test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

26.2.1 Comportamento del sensore . . . . . . . . . . . . . . . . . . . . . . . . . . 47

26.2.2 Importanza della modalità . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

26.3 Normal functional mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

26.3.1 Comportamento del sensore . . . . . . . . . . . . . . . . . . . . . . . . . . 47

26.3.2 Accumulo dell’informazione di uso . . . . . . . . . . . . . . . . . . . . . . 47

26.4 Authentication mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

26.4.1 Comportamento del sensore . . . . . . . . . . . . . . . . . . . . . . . . . . 47

26.4.2 Interpretazione del risultato . . . . . . . . . . . . . . . . . . . . . . . . . . 48

27Misprediction rate 48

27.1 Significato generale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

27.2 Distribuzioni dei chip nuovi e invecchiati . . . . . . . . . . . . . . . . . . . 48

27.3 Soglia decisionale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

28Attack analysis 49

28.1 Importanza dell’analisi degli attacchi . . . . . . . . . . . . . . . . . . . . . 49

28.2 Removal e tampering attack . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

28.3 Aging artificiale del Reference RO . . . . . . . . . . . . . . . . . . . . . . . 49

28.4 Limiti dell’attacco tramite burn-in . . . . . . . . . . . . . . . . . . . . . . . 50

5

1 Dalla tecnologia del silicio ai dispositivi MOS

1.1 Il silicio come materiale di base dei circuiti integrati

La tecnologia CMOS VLSI parte dal silicio, indicato con il simbolo Si. Il silicio è un semicon-

duttore, cioè un materiale con proprietà elettriche intermedie tra conduttori e isolanti. Que-

sta caratteristica permette di controllare il passaggio della corrente elettrica tramite opportuni

processi tecnologici.

Nel silicio puro, gli atomi sono disposti in una struttura cristallina ordinata e formano legami

covalenti con gli atomi vicini. Tuttavia, per realizzare dispositivi elettronici efficienti, il silicio

deve essere modificato tramite drogaggio, cioè introducendo piccole quantità di impurità capaci

di alterare la concentrazione dei portatori di carica.

Si ottengono cosı̀ due tipi principali di silicio:

• silicio di tipo n, ricco di elettroni liberi;

• silicio di tipo p, ricco di lacune.

Le lacune possono essere viste come assenze di elettroni che si comportano come cariche positive

mobili.

1.1.1 Drogaggio n-type e p-type

Nel drogaggio n-type si introducono atomi donatori, come l’arsenico, che possiede un elettrone

di valenza in più rispetto al silicio. Questo elettrone può contribuire alla conduzione elettrica,

quindi i portatori maggioritari sono gli elettroni.

Nel drogaggio p-type si introducono atomi accettori, come il boro, che possiede un elettrone di

valenza in meno rispetto al silicio. Questo genera lacune, che diventano i portatori maggioritari.

6

1.2 Il transistor MOS

Il transistor MOS è uno degli elementi fondamentali della tecnologia CMOS. MOS significa

Metal-Oxide-Semiconductor, cioè metallo-ossido-semiconduttore. La struttura è composta

da gate, ossido isolante e substrato semiconduttore.

I terminali principali sono:

• gate;

• source;

• drain.

Il gate controlla il passaggio di corrente tra source e drain. Applicando una tensione al gate, si

decide se il canale conduttivo deve formarsi oppure no.

1.2.1 Transistor nMOS

Nel transistor nMOS, il dispositivo si accende quando la tensione gate-source supera la tensione

di soglia positiva V :

tn V > V

gs tn

Quando questa condizione è verificata, l’nMOS è ON e conduce corrente tra drain e source.

Quando V è inferiore alla soglia, il transistor è OFF. L’nMOS è particolarmente efficace nel

gs

collegare l’uscita verso massa, quindi verso il livello logico basso.

1.2.2 Transistor pMOS

Nel transistor pMOS il funzionamento è complementare. Il dispositivo si accende quando la

tensione source-gate supera il valore assoluto della tensione di soglia V , che è negativa:

tp

|V |

V >

sg tp

Quando questa condizione è verificata, il pMOS è ON. Il pMOS è efficace nel collegare l’uscita

a V , cioè al livello logico alto.

DD

2 Modello a interruttore dei transistor MOS 7

2.1 Livelli logici e alimentazione

Nei circuiti digitali CMOS si usano due livelli di tensione principali:

• V , tensione positiva di alimentazione;

DD

• V , massa o 0 V.

SS

Dal punto di vista logico:

• V rappresenta il valore logico 1;

DD

• V rappresenta il valore logico 0.

SS

Quando un nodo è collegato a V assume valore alto; quando è collegato a V assume valore

DD SS

basso.

2.2 Modello switch-level

Per semplificare il comportamento dei transistor si usa il modello a interruttore.

In questo modello:

• un nMOS è chiuso quando il gate è a 1;

• un nMOS è aperto quando il gate è a 0;

• un pMOS è chiuso quando il gate è a 0;

• un pMOS è aperto quando il gate è a 1.

Questa complementarità tra nMOS e pMOS è alla base della logica CMOS.

Questa immagine è molto utile perchè aiuta a passare dal comportamento fisico del transistor

al suo uso come elemento logico. 8

3 Logica CMOS complementare

3.1 Principio generale della logica CMOS

CMOS significa Complementary MOS. Ogni porta logica CMOS statica è formata da due

reti complementari:

• una rete pull-up con transistor pMOS;

• una rete pull-down con transistor nMOS.

La rete pull-up collega l’uscita a V quando l’uscita deve valere 1. La rete pull-down collega

DD

l’uscita a massa quando l’uscita deve valere 0.

Per ogni combinazione degli ingressi, idealmente una sola rete è attiva:

• se il pull-up è ON, il pull-down è OFF;

• se il pull-down è ON, il pull-up è OFF.

In questo modo si evita un percorso diretto continuo tra V e massa. Perciò, idealmente, una

DD

porta CMOS statica non consuma potenza quando non commuta.

3.2 Inverter CMOS

L’inverter CMOS è la porta logica più semplice. È formato da:

• un pMOS in alto collegato a V ;

DD

• un nMOS in basso collegato a V ;

SS

• un ingresso comune sui gate;

• un’uscita comune tra i due transistor. 9

Quando l’ingresso è 0, il pMOS è ON e l’nMOS è OFF: l’uscita viene collegata a V e vale 1.

DD

Quando l’ingresso è 1, il pMOS è OFF e l’nMOS è ON: l’uscita viene collegata a massa e vale 0.

L’inverter realizza quindi la funzione NOT.

3.2.1 Assenza ideale di consumo statico

Nel caso ideale, quando l’ingresso è stabile, non c’è corrente continua tra V e V :

DD SS

• per V = 0, pMOS ON e nMOS OFF;

IN

• per V = 1, pMOS OFF e nMOS ON.

IN

Quindi non esiste un percorso conduttivo diretto tra alimentazione e massa. Tuttavia, nei

transistor reali esistono correnti di leakage anche quando il dispositivo è spento, quindi il

consumo statico non è realmente nullo.

4 Ritardo di propagazione nei circuiti CMOS

4.1 Significato del propagation delay

Il ritardo di propagazione è il tempo necessario affinché una variazione dell’ingresso produca

la corrispondente variazione dell’uscita. 10

In un circuito reale, l’uscita non cambia istantaneamente perché devono essere caricate o scari-

cate capacità parassite e capacità di carico. Il propagation delay misura quindi la velocità della

porta logica.

Per l’inverter CMOS si distinguono:

• t , ritardo quando l’uscita passa da alto a basso;

pHL

• t , ritardo quando l’uscita passa da