Sistemi di Elettronica Digitale

Martina Contestabile ingegneria informatica — III anno A.A. 2022/23

Sistemi di Elettronica Digitale 1

Martina Contestabile Ingegneria Informatica — III Anno A.A. 2022/23

Indice

• Logiche a Interruttori 9
• Logica ed Elettronica, logiche elementari 9
• Logica binaria 9
• Logica attiva alta e attiva bassa 9
• Logica bipolare 9
• Logica ed Elettronica, logiche complesse 9
• Logica multilivello 9
• Logica parallela 9
• Logica seriale 9
• Modello statico del dispositivo 9
• Interfacciamento 9
• Livelli di tensione 9
• Livelli di corrente 10
• Resistenze — In = «1», F = G = NOT 10
• Carichi — In = «1», F = G = NOT 10
• Tensioni d’ingresso 11
• Parametri statici 12
• Invertitore ideale e reale, caratteristica ingresso - uscita 13
• Modello dinamico del dispositivo — Interruttori ideali 13
• Modello dinamico del dispositivo — Interruttori con ritardi 14
• Parametri caratteristici 17
• FANOUT dinamico 17
• Esercizio 18
• Esercizio 18
• Esercizio 18
• Esercizio 18
• Esercizio 19
• Esercizio 20
• Esercizio 20
• Esercizio 20
• Esercizio 21
• Stadi di Ingresso e Uscita «speciali» 22
• Logica ed Elettronica, modello 22
• Modello dinamico del dispositivo (interruttori con ritardi) 22
• Modello e stadio di uscita 22
• Dispositivi con uscita a collettore aperto — Open collector 23
• Esercizio: dimensionamento della resistenza di pull-up 24
• Esercizio: dimensionamento della resistenza di pull-up 24
• Esercizio: dimensionamento della resistenza di pull-up 25
• Zona di incertezza 26

2Martina Contestabile Ingegneria Informatica — III Anno A.A. 2022/23

• Zona di incertezza? Non cambiare! — Schmidt trigger 26
• Dispositivi con ingresso Schmidt trigger 27
• Dispositivi con uscita con terzo stato (3-state) 27
• Caratteristiche 28
• Confronto open-collector 3-state 29
• Circuiti generatori di ritardo 29
• Circuiti oscillanti 31
• Circuiti con dispositivi con ingresso Schmidt trigger — Astabile 32
• Circuiti con dispositivi con ingresso Schmidt trigger — Ritardo 33
• Esercizio — Generatore di ritardo 33
• Esercizio — Rilevatore fronte di salita 34
• Esercizio 35
• Buffer e transceiver 36
• Transceiver 36
• Oscillatore Schmidt trigger basato su 74HC132 37
• Dal datasheet 74HC132 — Vcc = 5V 37
• L’elemento «Buffer» e le porte logiche 37
• Dispositivi MSI e Memorie 39
• Dispositivi MSI — Medium Scale Integration 39
• Dispositivi SSI — «Gates», <200 transistors 39
• Dispositivi MSI — «Registers», da 200 a 2000 transistors 39
• Modalità (alcune) di descrizione di un dispositivo digitale: 39
• Layer 39
• Transistor 39
• Gate 39
• RTL — Register Transfer Level 39
• Somma di Prodotti — SoP 39
• Dispositivi combinatori 40
• Encoders/Decoders — Convertitori di codice 40
• Decoders 40
• Encoders 40
• Demultiplexer 41
• Multiplexer 41
• Sommatori 42
• Sommatori carry lookahead 42
• Dimensionamento forme AOI 43
• Moltiplicatori 43
• Comparatori 44
• Funzione logica 45
• Funzione logica F combinatoria 45

3Martina Contestabile Ingegneria Informatica — III Anno A.A. 2022/23

• Funzione logica F sequenziale 46
• Dispositivi sequenziali 46
• Latch 46
• Latch di tipo D 46
• Reset sincrono e asincrono 46
• Flip-Flop — FF 47
• Flip-Flop di tipo D 47
• Latch e Flip-Flop 48
• Differenze 48
• Caratteristiche dinamiche 48
• Metastabilità 49
• Circuiti «robusti» alla metastabilità 49
• Memorie 51
• Memorie RAM statiche — SRAM 51
• Memorie RAM dinamiche — DRAM 51
• Synchronous DRAM — SDRAM 51
• Double Data Rate DRAM — DDR SDRAM 51
• DDR 52
• DDR2 52
• DDR3 52
• Memorie ROM — Read Only Memory 52
• Logica fuse 52
• Logica antifuse 52
• Memoria a NMOS 53
• Memorie PROM 53
• Memorie EPROM — Erasable PROM 53
• Dispositivi sequenziali 54
• Contatori Asincroni 54
• Contatori Sincroni 4 bit 54
• Segnali 55
• Equazioni 55
• Shift Register 56
• Sistemi Embedded 59
• Elaborazione di segnali 59
• Ingressi (da acquisire) e uscite (da generare) 59
• Sistemi embedded 59
• Il microcontrollore — MCU 60
• Processore 60
• Memorie 60
• Periferiche e pin di I/O 60

4Martina Contestabile Ingegneria Informatica — III Anno A.A. 2022/23

• Elaborazione di segnali 61
• Segnali analogici 61
• Applicazioni 61
• Elaborazione analogica 62
• Stadio di condizionamento tipico 62
• Convertitore analogico/digitale 63
• Convertitori D/A 70
• Sistemi embedded 72
• GPIO — General Purpose Input/Output 72
• Interfacce seriali 74
• UART — Universal Asynchronous Receiver-Transmitter 74
• SPI — Serial Peripheral Interface 75
• I2C — Inter Integrate Circuit 76
• Timing Processing Unit 76
• Timer/Counter 76
• Input Capture (IC) 78
• Output Compare (OC) 79
• MCU 79
• Port 81
• USB 82
• Sistema di connessione punto-a-punto USB 1.0 — 1996 82
• →1999USB 2.0 — 2000 82
• USB 3.0 — 2008 82
• Ethernet 82
• Lo smartphone 83
• Lo Smartphone è embedded o no? 85
• Dispositivi IoT e edge computing 85
• Il progetto RASPBERRY Pi 86
• Raspberry pi Model A — 2012 86
• Raspberry pi Model A+ — 2014 86
• Raspberry pi Model B — 2012 86
• Raspberry pi Model B2 — 2015, Raspi 2 86
• Raspberry pi Model B3 — 2016 86
• Raspberry pi Model B4 — 2019 86
• Competitors del Raspi 3 87
• Il progetto ARDUINO 88
• MCU ATMega328 89
• MCU ATMega32u4 89
• IDE 90
• Dispositivi Programmabili 93

5Martina Contestabile Ingegneria Informatica — III Anno A.A. 2022/23

• Dispositivi elettronici Integrati 93
• Classificazione 93
• SSI — Small Scale Integration 93
• MSI — Medium Scale Integration 93
• LSI — Large Scale Integration 93
• VLSI, Very Large Scale Integration 93
• VVLSI — Very Very Large Scale Integration, ULSI 93
• GSI — Giga Scale Integration 93
• Dispositivi standard, programmabili, ASIC 93
• Dispositivi programmabili 94
• Dispositivi logici 94
• Dispositivi logici standard a logica cablata 94
• Dispositivi logici standard a logica programmabile 94
• Dispositivi logici programmabili 94
• ASIC — Application Specific Integrated Circuit 94
• Il problema dei volumi (costi) 95
• Il problema dei tempi 95
• Simbologia 95
• Origini e uso attuale 96
• System-On-a-Chip — SoC 97
• Classificazione 97
• SPLD — Simple PLD 98
• Programmable Logic Array — PLA 98
• Programmable Logic Element — PLE 99
• Programmable Array Logic — PAL 100
• Limiti delle SPLD 101
• Generic Logic Array — GAL 101
• PAL/GAL e tecniche di programmazione 103
• Dalle GAL alle CPLD — Complex PLD 105
• Il blocco logico 106
• P-TERM DISTRIBUTOR 106
• Macrocelle di I/O e buried 107
• Macrocella d’ingresso e modello di timing 107
• FPGA 108
• Architettura generale 108
• Architettura Xilinx SPARTAN 108
• Interconnessioni 109
• Blocco logico di I/O 110
• FPGA e ASIC 112
• ASIC 112

6Martina Contestabile Ingegneria Informatica — III Anno A.A. 2022/23

• Vantaggi rispetto a FPGA/CPLD 112
• Svantaggi rispetto a FPGA/CPLD 112
• ASIC, FPGA, CPLD e metodologie di sviluppo 112
• Livello di descrizione 112
• FPGA e ASIC 113
• Sintesi ad alto livello 113
• Sintesi logica 113
• Verifica del progetto 113
• Sintesi fisica 113
• Flusso di progetto per FPGA e ASIC 113
• Linguaggi per CPLD e FPGA 114
• Linguaggi Booleani 114
• Linguaggi grafici 114
• Linguaggi testuali 114
• Storia del VHDL 114
• Modalità di descrizione 115
• VHDL Altera v3 118
• Design flow 118
• Devices & Design Software 119
• Software & Development Tools 119
• Quartus II 119
• Quartus II Web Edition 119
• MAX+PLUS® II — For CPLD only 119
• VHDL 119
• VHDL Design Units — Entity, Architecture, Package, Library 120
• Understanding signals 125
• Processes 128
• Sequential statements 132
• Sequential processes — Logic synthesis 133
• L'ambiente di sviluppo online EDA 136
• MUX 138
• Latch 139
• FF 140
• Counter 141
• Counter plus — Possibili varianti 142
• VHDL e Processori 144
• Processor Technology — PT 144
• Processori x86 144
• Il progetto ARM 144
• Specifiche dell’architettura 145

7Martina Contestabile Ingegneria Informatica — III Anno A.A. 2022/23

• ARM vs x86 145
• ARM per μC e System-on-chip 145
• System-on-chip 145
• SoC vendors 145
• Dall’architettura alla scheda 146
• Processori ed FPGA 146
• SoC FPGA Hard Processor System — HPS 146
• Intellectual Proprierties core — IP-core 146
• Soft-processor 147
• Occupazione 147
• Sviluppo software 147
• Evoluzione tecnologica 148
• Riassumendo 149

8Martina Contestabile Ingegneria Informatica — III Anno A.A. 2022/23

Logiche a interruttori

Logica ed Elettronica, logiche elementari

Logica binaria

«0» o «1», spento o acceso, assenza o presenza, interruttore

Logica attiva alta e attiva bassa

Logica bipolare

Sottocaso della logica binaria — «-1», «+1», «destra», «sinistra», deviatore a 2 poli — un deviatore si realizza con due interruttori, in un deviatore scorre sempre corrente.

Logica ed Elettronica, logiche complesse

Logica multilivello

«0», «1», «2»,…, «n», simbolo a n valori, deviatore a n poli.

Logica parallela

Codifica istantanea di n logiche binarie indipendenti, ci sono tanti interruttori.

Logica seriale

Codifica sequenziale, cadenzata nel tempo, di n logiche binarie elementari, ci sono tanti interruttori sequenziati nel tempo.

Modello statico del dispositivo

Interfacciamento

Il modello è quello che abbiamo visto a fondamenti di elettronica. Quello che ci interessa è capire l’interfacciamento: un dispositivo che ne pilota uno o più.

Livelli di tensione

Vol massima tensione di uscita quando l’uscita è a 0.

Voh minima tensione di uscita quando l’uscita è a 1.

Vil massima tensione che, applicata all’ingresso, è riconosciuta come 0.

9Martina Contestabile Ingegneria Informatica — III Anno A.A. 2022/23

minima tensione che, applicata all’ingresso, è riconosciuta come 1.

Vih

VP tensione di alimentazione, definita all’interno di tolleranze.

Livelli di corrente

I Volmassima corrente di uscita (entrante) quando l’uscita è a 0, @ .ol

I massima corrente di uscita (uscente) quando l’uscita è a 1, @ .Vohoh

I massima corrente di ingresso (uscente) quando l’ingresso è a 0.il

I massima corrente di ingresso (entrante) quando l’ingresso è a 1.ih

I massima corrente scambiata con e/o gnd, corrente di alimentazione.VPP

Resistenze — In = «1», F = G = NOT

Che si interfacci una XOR, un sommatore o una NAND, se sono della stessa famiglia logica le varie tensioni e correnti hanno lo stesso significato.

Abbiamo che ∑I = Iol iltrascurando correnti di perdita da e verso gnd.VP

Invece, ∑I = Ioh ih= F( ) ∼Per avere , dove gnd = , si deve avereVo In gnd Vol ∑R ⋅ I = R ⋅ I = R ⋅ n I ∼ gndog ol og il og ilma, trascurando il rumore, R−V Vol V ogP PI = ∼ ⟹ ⋅ n ∼VP gndil R R Rip ip ip

quindi: R piccola, R grande. Analogamente R piccola, R grande. I valori piccoli servono per bassaog ip op igcaduta di tensione. Invece, la non può essere piccola, perché deve codificare un 1, quindi deve avere laVihresistenza in uscita grande. Riassumendo, i dispositivi digitali devono avere alta resistenza d’ingresso e bassa d’uscita.

Carichi — In = «1», F = G = NOT

Per segnali a «1», l’uscita impone una tensione 10Martina Contestabile Ingegneria Informatica — III Anno A.A. 2022/23

= = − R ⋅ IVo Voh Vp op ohI ∼ 0 ∼ I = I = Ise , cioè uscita a vuoto, allora , se allora ,Voh Vp Voh Voh minoh oh oh max oh maxdipende dall’interruttore. Se I oh maxI = N ⋅ I ⟹ N =oh max ihmax max I ih

Per segnali a «0», l’uscita impone una tensione= = R ⋅ IVo Vol og olI ∼ 0 ∼ I = I = Ise , cioè uscita a vuoto, allora , se allora , dipendeVol gnd Vol Vol maxol ol ol max ol maxdall’interruttore I ol maxI = N ⋅ I ⟹ N =ol max ilmax max I ilil massimo numero di carichi è ( )I Iol max oh maxN = min ,max I Iil ihè il fan-out.

Tensioni d’ingresso

Uscita a «1» < <Voh Vo Vpmindove = − R ⋅ IVoh Vpmin op oh max

Uscita a «0» < <gnd Vo Vol maxdove = R ⋅ IVol max og ol max

⟹ < <Vol Vs Vohmax mindove è la soglia in ingresso tra «0» e «1», si trova esattamente a metà. è un valore critico, dipende daVs VsVP Vn, temperatura, tecnologia… Al segnale in uscita può sommarsi/sottrarsi rumore⟹ < < < <Vol Vil Vs Vih Vohmax max min mindove = +Vil Vol Vnmax max= −Vih Voh Vnmin min

11Martina Contestabile Ingegneria Informatica — III Anno A.A. 2022/23

Si parla di immunità al rumore a livello basso e alto. Se il segnale in ingresso è del tipoV < < , non sappiamo come il dispositivo elabori l’informazione ricevuta, si parla di zonaVs Vih minil maxincertezza, in quanto il dispositivo è impredicibile. Il mancato riconoscimento dell’informazione è ritenuto−610pari al guasto. La probabilità di guasto è bassissima, inferiore a , inferiore alla parte per milione.VQuando un valore sopra è riconosciuto come 1, lo è per il 99,9999%. La tensione di alimentazioneih mindeve avere delle tolleranze, gli alimentatori non sono tutti uguali.

Parametri statici

Immunità al rumore

Indispensabile al corretto funzionamento, abbiamo già definito abbastanza di cosa si tratta. È il massimo−rumore che può essere sommato/sottratto all’uscita, più grande è , maggiore è il rumore cheVih Vilpossiamo avere senza creare problemi nel trasferimento di informazione.

Quindi, il massimo rumore tollerabile è pari a ( )= min − , −Vn Vil Vol Voh Vihperché il circuito deve trasferire bene sia 1 che 0. > 0,1Vn VNormalmente, i costruttori di dispositivi elettronici fanno in modo che .

FAN-OUT statico

Indispensabile al corretto funzionamento, è un qualcosa di fortemente collegato. Consideriamo nuovamente il modello e supponiamo di avere uno 0. Se c’è 0 in uscita, l’interruttore in basso è chiuso e arriva una corrente, proveniente da altri dispositivi uguali a questi, dove c’è uno 0 in ingresso, quindi arrivaR Idall’ingresso. Ci sono tante collegate all'alimentazione che portano corrente che confluisce in . Seip ol= I = 2Inon c’è rumore, . Vediamo che, in questo caso, e pensiamo ad un circuito in cui abbiamoVol Vil ol il I = n Iuna porta che ne pilota 2. Se invece di pilotarne 2, ne pilota n, abbiamo che . Analogamente,ol ilI = n I I I. Quindi, il rapporto fra e fornisce il numero massimo di carichi che possono essere pilotati,oh ih ol ilsi chiama FAN-OUT. Riassumendo, il numero massimo di carichi connessi ad un dispositivo è( )I Ioh oln = min ,max I Iih ilpoiché il numero di dispositivi è pilotabile sia a 1 che a 0, si prende la condizione peggiore.n > 10Normalmente, . Il fan-out non è un problema tanto per gli utilizzatori, ma più per i progettisti.max

Dissipazione di potenza statica

Stadio di ingresso — , , perdite. e sono fondamentali per ilil ih il ihtrasporto dell’informazione, verranno fatte il più piccole possibili, perI I ∼ mAquesto i CMOS sono apprezzati, e sono correnti di gate, .il ihStadio funzionale. I IStadio di uscita — , , perdite dovute ai minoritari. Sono la sommaol ohdi quelle d’ingresso, vanno tenute piccole, ma non azzerate, perchésono il mezzo per trasportare informazione fra un dispositivo e un altro. I ∼ 0VPLo stadio simmetrico non ha percorso gnd diretto di corrente tra e gnd, . Quindi, c’è bassapdissipazione di potenza statica, stadio funzionale.

Applicare uno «0», o «1», in ingresso ad una porta logica equivale ad applicareuna tensione tra gnd e , oppure tra e , e a scambiare una corrente traVil Vih VccI I0 e , oppure . Uno «0», o «1», generato da una porta logica equivale adil ihuna tensione tra gnd e , oppure tra e , e a scambiare una correnteVol Voh VccI Itra 0 e , oppure .ol oh 12Martina Contestabile Ingegneria Informatica — III Anno A.A. 2022/23

Invertitore ideale e reale, caratteristica ingresso - uscita

Il nostro modello di ingresso-uscita l’abbiamo sempre pensato con una caratteristica ideale.

Cosa succede per i valori intermedi? Immaginiamo che la retta verticale è la tensione di soglia, in realtà a destra abbiamo il funzionamento garantito dal costruttore. Tra e , facendo variareVil Vihl’ingresso fra la zona d’incertezza, è probabile, ma non sicuro, avere quel comportamento. Dentro la zona d’incertezza il costruttore non lavora, bisogna