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ROM

Nonvolatile memory

Can be read from

Can not be written to enable

Written, i.e. “programmed”

Before inserting to ROM

A[0]

A[1]

embedded

system A[k-1]

Uses

Store programs for GPP D[N-1] D[0]

Store constant data

Combinational circuits

Vahid, Givargis - 9 -

ROM

000

001

010

A 0

A 1

A 2 111

Address

Decoder Output

Buffers D D D D

3 2 1 0

Vahid, Givargis - 10 -

OTP ROM

Bits “programmed” by user after manufacture

User provides file of desired contents of ROM

File is input to machine called "ROM programmer"

Each programmable connection is a fuse

ROM programmer blows fuses where necessary

Very slow writing

Typically written only once

Very high storage permanence

Bits don’t change unless re-programmer

Vahid, Givargis - 11 -

EPROM

Programmable component is a MOS transistor

Transistor has “floating” gate

Write

Large positive voltage at gate

Erase

Shining UV rays on surface of floating-gate

Better writing

Can be erased and reprogrammed thousands of times

Reduced storage permanence

Program lasts about 10 years

Susceptible to radiation and electric noise

Vahid, Givargis - 12 -

2

E PROM

Programmed and erased electronically

Typically by using higher than normal voltage

Can program and erase individual words

Better writing

In-system programmable

Needs a circuit to provide higher than normal voltage

Writes very slow due to erasing and programming

2

Special pin (busy) indicates when E PROM still writing

Can be erased and programmed tens of thousands of

times

Similar storage permanence to EPROM

About 10 years

Vahid, Givargis - 13 -

FLASH

Extension of EEPROM

Same floating gate principle

Same write ability and storage permanence

Fast erase

Large blocks of memory erased at once

Blocks typically several thousand bytes large

Writes to single words may be slower

Read entire block

Update word

Write entire block again

Very used in embedded systems

Vahid, Givargis - 14 -

RAM

Typically volatile memory

Bits are not held without power supply

Read and written easily

In system

Internal structure more complex than ROM

A word consists of cells, each cell storeing 1 bit

Address lines enable a word

Connection in rows

Input/output data lines connected to each cell

Connection in columns

R/W control signal connected to every cell

Vahid, Givargis - 15 -

SRAM vs. DRAM

SRAM: Static RAM

Memory cell uses flip-flop to store bit

Requires 6 transistors

Holds data as long as power supplied

DRAM: Dynamic RAM

Memory cell uses MOS transistor and parasitic

capacitor to store bit

More compact than SRAM

Refresh required due to capacitor leak

Word’s cells refreshed when read

Ps

Typical refresh rate 15.625

Slower to access than SRAM

Vahid, Givargis - 16 -

RAM variations

PSRAM: Pseudo-static RAM

DRAM with built-in memory refresh controller

Popular low-cost high-density alternative to SRAM

NVRAM: Nonvolatile RAM

Holds data after external power removed

Battery-backed RAM

SRAM with own permanently connected battery

2

SRAM with E PROM or FLASH 2

Stores complete RAM contents on E PROM or FLASH

before power turned off

Vahid, Givargis - 17 -

Example: HM6264 RAM/ROM

Low-cost low-capacity memory devices

Used in 8-bit microcontroller-based embedded systems

First two numeric digits indicate device type

RAM: 62 ROM: 27

Subsequent digits indicate capacity in Kbits

DATA DATA

ADDRESS ADDRESS

OE WE

/CS1 /CS1

CS2 CS2

Vahid, Givargis - 18 -

Composing memory

Wider words (more bits per word)

r/w

enable RAM/ROM RAM/ROM RAM/ROM

A[0]

A[1]

A[k-1] D[2N-1]

D[2N] D[N] D[0]

D[3N-1] D[N-1]

Vahid, Givargis - 19 -

Composing memory

Wider addressing space (more words)

r/w RAM/ROM

A[0]

A[k-1]

A[k] RAM/ROM

D[N-1] D[0]

Vahid, Givargis - 20 -

Il principio di localit à dei programmi

spaziale

Località

se l’istruzione di indirizzo i entra in esecuzione, con

|

probabilità 1 anche l’istruzione di indirizzo i di

entrerà in esecuzione (di è un intero piccolo)

Motivazione

di solito le istruzioni sono eseguite in sequenza

i salti sono relativamente rari o comunque spesso sono

polarizzati verso un ramo

Il principio di localit à dei programmi

temporale

Località

se un’istruzione entra in esecuzione al tempo t, con

|

probabilità 1 la stessa istruzione sarà rieseguita al

tempo t dt (dove dt è piccolo rispetto a t)

Motivazione

spesso le istruzioni rieseguite fanno parte di un ciclo,

la cui presenza è giustificata solo se esso viene

reiterato molte volte

se un’istruzione appartenente a un ciclo entra in

esecuzione, è molto probabile che, entro il tempo di

un’iterazione del ciclo, essa venga rieseguita

i cicli brevi generalmente sono molto più numerosi di

quelli lunghi

Il principio di localit à dei programmi

Località spaziale e temporale sono indipendenti

Se valgono entrambi, sono riassunti nel principio di

spazio-temporale

località

se l’istruzione di indirizzo i entra in esecuzione al

|

tempo t, con probabilità 1 l’istruzione di indirizzo

i di entrerà in esecuzione al tempo t dt, dove di e

dt sono piccoli rispetto a i e t, rispettivamente

La località spazio-temporale è statisticamente ben

verificata dalla maggior parte dei programmi

la maggioranza delle istruzioni appartiene a cicli

interni, con corpo sequenziale, brevi, iterati

numerose volte e operanti su dati contigui

legge empirica: 90% del tempo è speso sul 10% codice

Interpretazione del principio di localit à

Le istruzioni del programma si possono raggruppare

in “blocchi” di istruzioni consecutive

se un’istruzione (qualsiasi) di un blocco entra in

esecuzione, allora l’intero blocco di istruzioni verrà

eseguito

se un blocco (qualsiasi) entra in esecuzione, allora

entro breve tempo lo stesso blocco verrà rieseguito

I blocchi sono per esempio i “corpi” dei cicli più

interni al programma

Anche i dati (oltre alle istruzioni) possono soddisfare

al principio di località spazio-temporale

La gerarchia di memoria

La memoria viene organizzata in livelli

caratterizzati da velocità, dimensioni e costi diversi

I blocchi possono essere trasferiti da un livello

inferiore a uno superiore

Cerco di tenere i blocchi di informazione usati più di

frequente vicino alla CPU, per ottimizzare i tempi

Il dimensionamento del sistema e le politiche di

gestione derivano da analisi statistico/quantitative

delle applicazioni

L’obiettivo è fornire la sensazione di una memoria

con la velocità del primo livello e la capacità del

(dei) successivo(i)

Memory hierarchy

Registers & L1 Cache Processor

Small, very expensive, Registers 8

2 bytes

very fast

L2 Cache L1 Cache 16 bytes

2

Larger, expensive, very fast

Main memory L2 Cache 20 bytes

2

Large, inexpensive, slower Main Memory 30 bytes

2

Disk

Very large, inexpensive, slow Disk 40 bytes

2

Tape Tape

Largest, inexpensive, 40 bytes

2

sequential access

Vahid, Givargis - 21 -


PAGINE

21

PESO

236.67 KB

AUTORE

Atreyu

PUBBLICATO

+1 anno fa


DESCRIZIONE DISPENSA

La memoria viene organizzata in livelli caratterizzati da velocità, dimensioni e costi diversi. I blocchi possono essere trasferiti da un livello inferiore a uno superiore. Tenere i blocchi di informazione usati più di frequente vicino alla CPU ottimizza i tempi. Il dimensionamento del sistema e le politiche di gestione derivano da analisi statistico/quantitative delle applicazioni. L’obiettivo è fornire la sensazione di una memoria con la velocità del primo livello e la capacità del (dei) successivo(i).


DETTAGLI
Corso di laurea: Corso di laurea magistrale in ingegneria delle telecomunicazioni
SSD:
Università: L'Aquila - Univaq
A.A.: 2011-2012

I contenuti di questa pagina costituiscono rielaborazioni personali del Publisher Atreyu di informazioni apprese con la frequenza delle lezioni di Sistemi embedded e studio autonomo di eventuali libri di riferimento in preparazione dell'esame finale o della tesi. Non devono intendersi come materiale ufficiale dell'università L'Aquila - Univaq o del prof Pomante Luigi.

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